带有spi总线网关控制器的sio设备及写保护方法
【技术领域】
[0001] 本发明涉及一种SPI (Serial Peripheral Interface)总线网关控制器，尤其涉及 一种对基本输入输出系统（BIOS)提供写保护的SPI总线网关控制器。【背景技术】
[0002] 如今，在电子装置中使用基本输入输出系统（Basic Input Output System,BIOS) 来启动操作系统，但是BIOS在启动过程中常因数据受到病毒攻击、修改BIOS、突然断电或 者其他原因遇到问题，因此改进BIOS的写保护非常有必要。
【发明内容】
[0003] 鉴于以上内容，有必要提出一种SPI总线网关控制器，能够对BIOS写保护。
[0004] 一种网关控制器，包括：一个操作码分析逻辑电路；一个地址编号分析逻辑电路； 一个操作码和地址编号匹配逻辑电路，及一个开关逻辑电路，其中所述操作码分析逻辑电 路从来自于SPI总线信号中检索出一个操作码；所述地址编号分析逻辑电路从所述信号中 检索出一个地址编号；所述操作码和地址编号匹配逻辑电路将所述检索出的操作码和所述 检索出的地址编号与限制操作码和限制地址编号进行比较；当所述检索出的操作码匹配所 述限制操作码，或者所述检索出的地址编号匹配所述限制地址编号时，所述开关逻辑电路 阻断所述信号，当所述检索出的操作码不匹配所述限制操作码且所述检索出的地址编号不 匹配所述限制地址编号时，所述开关逻辑电路允许所述信号通过。
[0005] -种网关控制器，包括：一个操作码分析逻辑电路；一个地址编号分析逻辑电路； 一个操作码和地址编号匹配逻辑电路；一个开关逻辑电路；一个禁用跳线；及一个检测电 路耦合至所述禁用跳线，其中检测电路检测禁用跳线的状态，并根据检测到的禁用跳线的 状态启用或者禁用网关控制器，其中，在所述网关控制器被检测电路检测出启用的条件下， 所述操作码分析逻辑电路从来自于SPI总线信号中检索出一个操作码；所述地址编号分析 逻辑电路从所述信号中检索出一个地址编号；所述操作码和地址编号匹配逻辑电路将所述 检索出的操作码和所述检索出的地址编号与一个限制操作码和一个限制地址编号比较；当 所述检索出的操作码匹配所述限制操作码，或者所述检索出的地址编号匹配所述限制地址 编号，开关逻辑电路阻断所述信号，及当所述检索出的操作码不匹配所述限制操作码且所 述检索出的地址编号不匹配所述限制地址编号，开关逻辑电路允许所述信号通过；及其中， 在所述网关控制器被检测电路检测出禁用的条件下，开关逻辑电路允许信号通过。
[0006] -种利用所述网关控制器写保护的方法，包括：利用第一逻辑电路从信号中检索 出一个操作码；利用第二逻辑电路从信号中检索出一个地址编号；利用第三逻辑电路比较 所述检索出的操作码与一个限制操作码；利用第三逻辑电路比较所述检索出的地址编号与 一个限制地址编号；及当所述检索出的操作码匹配所述限制操作码，或者所述检索出的地 址编号匹配所述限制地址编号，阻断所述信号。
[0007] 相较于现有技术，本发明所述的带有SPI总线网关控制器的SI0设备及保护方法， 能够通过内部逻辑电路，快速分析过滤来自于串行总线上传过来的操作码和地址编号是否 有效，进而达到BIOS区块的防写保护；还能够通过直接禁用网关跳线达到计算机硬件保 护。
【附图说明】
[0008] 现在通过举例的方式描述本发明的技术实现，附上参考图，其中，
[0009] 图1是本发明带有SPI总线网关控制器的SI0设备的电子装置较佳实施例的方框 图。
[0010] 图2是本发明SPI总线网关控制器较佳实施例的方框图。
[0011] 图3是本发明利用图1或者图2中的SPI总线网关控制器启动BIOS系统较佳实 施例的流程图。
[0012] 主要元件符号说明
[0013]
[0014] 如下【具体实施方式】将结合上述附图进一步说明本发明。
【具体实施方式】
[0015] 为了简单清晰的说明附图，适当的情况下，在不同的图之间使用重复的数字，以便 指示相应的或者类似的组件。另外，为了对本文中所描述的实施例全面的理解，对许多具体 细节进行了描述。但是，本领域的普通技术人员应当理解，本文中所描述的实施例可以不需 要这些具体的细节。在其他情况下，省略对方法，步骤，组件的详细描述是为了使所描述的 相关特征不被限制。同时，描述不被视为限定本文中所描述的实施例的范围。为了更好的 说明本发明揭露的细节及特征，附图没有按照比例绘制及某些部分的比例可能会有一些夸 张。
[0016] 现在描述一些贯穿在整个技术揭露中的术语定义。
[0017] 术语"耦合"定义为连接，所述的连接可以是直接连接，还可以是通过中间组件间 接连接，不一定限定于实体连接。所述连接可以是物体永久的连接或者是可拆卸地连接。术 语"包含"，在本实施例中，意为"包括，但不仅限于";尤其表示一些开放式的包含物中或者 组件中、系列物中等等。
[0018] 图1-图3揭露了本发明。
[0019] 图1是本发明带有SPI (Serial Peripheral Interface,串行外围设备接口）总线 网关控制器95的SI0(Serial Input/Output，串行输入/输出）设备90的电子装置2的示 意图。在本实施例中，所述电子装置2，进一步包括一个微控制器30，该微控制器30耦合至 一个存储器60。微控制器30中有一个中央处理器（Central Processing Unit，CPU)31，及 一奉禹合于CPU31的平台控制中心（Platform Controller Hub, PCH) 33。所述电子装置2还 包括一个SPI R0M(Read Only Memory，只读存储器）50,例如可以是一个SPI闪存器，用来 存储BIOS，所述SPI ROM 50可以有一个BIOS区块500,所述BIOS区块500用于存储包括 BIOS引导区块（BIOS Boot Block) 400的BIOS。微控制器30通过SI0设备90、连接25和 27与SPI ROM 50耦合。每个连接25或者27都可以为SPI总线连接。提供了一个禁用跳 线70给所述SI0设备90,用以启用或者禁用SPI总线网关控制器95。
[0020] 图2是本发明SPI总线网关控制器的较佳实施例的功能模块图。在本实施例中， 所述SPI总线网关控制器95包括：一个操作码分析逻辑电路901、一个地址编号分析逻辑 电路903、一个限制操作码和地址编号缓存区905、一个禁用检测电路907、一个操作码和地 址编号匹配逻辑电路909、及一个开关逻辑电路913。
[0021] 所述SPI总线网关控制器95通过一个连接25与微控制器30耦合，在一个实施例 中，所述连接25可以是一个来自于平台控制中心33的SPI总线连接251。当从平台控制中 心33接收SPI总线信号的时候，在这里，所述SPI总线信号可以是在SPI ROM 50中的BIOS 发出的命令集，所述操作码分析逻辑电路901从所述SPI总线信号中分析和检索出一个操 作码。所述地址编号分析逻辑电路903将从所述SPI总线信号中分析和检索出一个地址编 号，或者内存地址，所述地址编号或者内存地址存储了部分BIOS，如果所述SPI总线信号包 含的命令被执行，则存储在所述地址编号的部分BIOS可能会被修改。所述限制操作码和地 址编号缓存区905存储了一个或者数个限制操作码，所述一个或者数个限制操作码禁止在 BIOS中操作，所述地址编号内存储了部分BIOS，禁止对存储在所述地址编号中的部分BIOS 进行修改。在一个实施例中，所述限制操作码和地址编号缓存区905通过一个低引脚数总 线连接（Low Pin Count Bus，LPC Bus) 253与预先存储一个或数个限制操作码和地址编号 的BIOS连接。所述操作码和地址编号分配逻辑电路909将所述检索出的操作码和地址编 号，与存储在限制操作码和地址编号缓存区905中的限制操作码和地址编号进行比较。当 检索出的操作码匹配一个限制操作码或者任何一个限制操作码，或者检索出的地址编号匹 配其中一个限制地址编号时，开关逻辑电路913阻断来自于平台控制中心33的信号；当检 索出的操作码不匹配任何一个限制操作码，并且检索出的地址编号不匹配任何一个限制地 址编号时，开关逻辑电路913允许来自所述SPI总线的信号通过SPI连接271 (连接27的 一个典型连接）到达目的地或者SPI