本发明涉及一种心电信号处理电路及其方法，尤其是一种基于压缩感知的低功耗心电信号处理电路及其方法，属于可穿戴设备
技术领域：
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背景技术：
：：随着物联网技术和可穿戴电子产品的发展，利用可穿戴设备和无线网络将心电信号实时传输到监控中心，以实现身体健康状态的实时评估功能，正成为当前医疗保健行业的一个发展趋势。典型的无线可穿戴设备对心电信号的采集主要分为四个阶段：1)传感器将人体心电信号转化为电信号；2)模数转换器将模拟电信号转化为数字信号；3)信号处理电路对数字信号进行处理获得需要传输的数据；4)射频模块将数据无线发射至智能终端等监控设备。研究表明(ChenF,ChandrakasanAP,V.“Asignal-agnosticcompressedsensingacquisitionsystemforwirelessandimplantablesensors.”CustomIntegratedCircuitsConference.SanJose,2010:1-4.)，这四个阶段的功耗占总功耗的比重分别约为17％、5％、5％、73％。而第四阶段的功耗与单位时间内发送的数据量是成正比的，可见，如能大幅度压缩需要传输的数据，则能有效地降低系统的总功耗。利用压缩感知(CompressedSensing,CS)理论，通过一个M×N(M<<N)维的压缩矩阵Φ，将N维的信号X投影到M维的空间上得到压缩信号Y(Y＝ΦX)。只要X具有稀疏性，即满足X＝Ψθ(Ψ是一个N×N维的矩阵，θ是一个大部分元素为0的N×1维矩阵)，且Φ和Ψ是非相干的，则可以大概率的重构出原始信号X。Chen等人利用该理论提出了一种压缩感知电路结构(ChenF,ChandrakasanAP,StojanovicV,etal.“Designandanalysisofahardware-efficientcompressedsensingarchitecturefordatacompressioninwirelesssensors.”IEEEJournalofSolid-StateCircuits,2012,47(3):744-756.)，具有功耗较低、压缩比率(N/M)较高的特点，但由于其压缩过程中的并行处理方式，需要M个运算单元，使得电路面积较大，另外该结构中用于产生压缩矩阵Φ的伪随机序列发生器的动态功耗仍有优化的空间。传统的心电信号处理电路有如下问题存在：1、传统上为减少电路面积，多采用伪随机序列发生器代替静态随机存取存储器(StaticRandomAccessMemory，SRAM)来产生压缩矩阵，但伪随机序列发生器的时钟频率必须与生成序列的变化频率一致，导致其动态功耗相对较高；2、由于传统的压缩感知电路在进行压缩运算Y＝ΦX时，采用并行的处理方式，造成复用运算单元的困难，导致压缩计算部分大量运算单元的使用，使得压缩矩阵模块的面积较大，降低了可穿戴设备的便携性。技术实现要素：本发明的目的是针对目前传统心电信号处理电路存在的问题，提供一种基于压缩感知的低功耗心电信号处理电路及其方法，将输入的N×1维心电数据与序列发生模块产生的M×N维矩阵通过压缩计算模块做矩阵乘法运算，得到M维的压缩数据，并存储到存储模块；该电路具有较小的电路面积和较低的功耗，完成对心电信号的压缩处理，同时具有良好的压缩性能。为实现以上技术目的，本发明的技术方案是：一种基于压缩感知的低功耗心电信号处理电路，包括时钟分频模块、序列发生模块、压缩计算模块、存储模块以及控制模块，其特征在于：所述时钟分频模块分别与序列发生模块、压缩计算模块、存储模块及控制模块连接，用于产生M×N维压缩矩阵的序列发生模块的输出端与压缩计算模块的输入端连接，心电信号输入到压缩计算模块的输入端，所述压缩计算模块将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算，所述压缩计算模块的输出端与存储模块连接，并将运算结果存储到存储模块，所述控制模块分别和序列发生模块、压缩计算模块和存储模块连接，并通过使能信号控制序列发生模块、压缩计算模块和存储模块的开启或关闭。进一步地，所述序列发生模块包括四输出的伪随机序列发生器、锁存器、触发器、异或门或与门，其中，第一输出序列发生器包括第一组触发器，所述第一组触发器为若干个依次串接的触发器，所述第一组触发器的输入D端与异或门OX_1的输出端连接，所述第一组触发器的输出Q端与锁存器一的输入D端连接，所述锁存器一的输出Q端生成伪随机序列Z1；第二输出序列发生器包括第二组触发器，所述第二组触发器为若干个依次串接的触发器，所述第二组触发器的输入D端与异或门OX_2的输出端连接，输出Q端生成伪随机序列Z2；第三输出序列发生器包括第三组触发器，所述第三组触发器为若干个依次串接的触发器，所述第三组触发器的输入D端与异或门OX_3的输出端连接，输出Q端生成伪随机序列Z3；第四输出序列发生器包括第四组触发器，所述第四组触发器为若干个依次串接的触发器，所述第四组触发器的输入D端与异或门OX_4的输出端连接，输出Q端接入锁存器二的输入D端，所述锁存器二输出Q端生成伪随机序列Z4；所述序列Z1和Z3接入异或门OX_5的输入端，所述异或门OX_5的输出端生成序列Z1_3，所述序列Z2和Z4接入异或门OX_6的输入端，所述异或门OX_6的输出端生成序列Z2_4；所述序列Z1_3通过触发器接入与门的一个输入端，所述序列Z2_4通过串接的触发器和锁存器三接入与门的另一输入端，所述与门的输出端生成序列Z；所述序列Z为长度m的0、1序列，且序列中出现1的概率为1/4，将序列Z的每M个元素作为矩阵的一列，生成一个M×N的压缩矩阵Φ，其中M×N≤m，N对应每个压缩周期待压缩信号的个数，M对应压缩后的信号个数。进一步地，所述时钟分频模块可将频率为f的时钟分频生成频率为f/2、f/4的时钟，所述时钟分频模块将频率f/4的时钟接入四输出的伪随机序列发生器的串接触发器中，并通过非门接入锁存器一和锁存器二中，将频率f/2的时钟接入触发器中，并通过非门接入锁存器三中，将频率f的时钟接入触发器中。进一步地，所述压缩计算模块包括加法器，所述压缩计算模块将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算是指将M×N维的压缩矩阵Φ与N×1维心电矩阵相乘，采用串行计算方式，在频率f的时钟下，可分解为矩阵Φ中的每列数据分别与N×1维心电矩阵中对应的数据相乘后再相加，由于压缩矩阵Φ中的元素不是0就是1，整个运算中只需通过加法器做加法运算，所述加法器的一个输入与序列发生模块2连接，另一个输入与存储模块4内的寄存器连接，所述频率f满足：f>M×fsample，其中fsample为N×1维心电数据的采样频率。进一步地，所述存储模块包括M个寄存器组，存储模块是一个利用地址寻址的存储结构，每读出或写入一个数据后，其对应的读地址或写地址自动加一，所述寄存器组中缓存压缩计算模块上次运算得到的压缩数据，并与下次运算得到的压缩数据进行相加。进一步地，所述控制模块包括两个计数器，所述控制模块在压缩计算过程中，利用两个计数器，根据时钟进行计数，从而确定压缩计算所处的状态。为实现以上技术目地，本发明还提出一种基于压缩感知的低功耗心电信号处理方法，其特征是，包括如下步骤：步骤一.通过时钟分频模块将频率为f的时钟分频生成频率为f/2、f/4的时钟；步骤二.在不同的时钟频率下，所述序列发生模块生成序列Z，将序列Z的每M个元素作为矩阵的一列，生成一个M×N的压缩矩阵Φ；步骤三.通过时钟分频模块，在频率f的时钟下，所述压缩计算模块利用压缩矩阵Φ将输入的心电数据进行压缩计算，并将压缩计算结果存储到存储模块中。进一步地，所述步骤二中，在f/4时钟频率下，利用四输出的伪随机序列发生器和锁存器，生成四组伪随机序列Z1、Z2、Z3、Z4；在f/2时钟频率下，利用异或门，将序列Z1、Z2、Z3、Z4生成序列Z13和Z24；其中在f时钟频率下，利用与门，将序列Z1_3和Z2_4生成序列Z；其中Z＝Z1_3*&Z2_4*，Z1_3*是利用触发器将Z1_3采样后的序列，Z2_4*是利用触发器和锁存器三将Z2_4相对Z1_3*延迟半个周期后的序列；进一步地，所述步骤三中，在频率f的时钟下，所述压缩计算模块接收采样频率为fsample的N×1维心电数据，并将所述序列发生模块产生的M×N的压缩矩阵Φ与输入的N×1维心电数据做矩阵乘法，采用串行计算方式，依次运算M次，每次运算得到的压缩数据缓存到所述存储模块中，并与下次运算得到的压缩数据进行相加，得到M维压缩数据，最终压缩计算结果存储到存储模块中。还包括控制模块，所述控制模块在整个压缩计算过程中，利用计数器确定压缩计算所处的状态；具体为在对每个心电数据进行M次计算后，将prbs_en信号置0，暂停序列发生模块的功能，在下一个心电数据到来前，开启序列发生模块；通过生成add_en和fifo_en信号控制压缩计算模块和存储模块的开启或关闭；在每次压缩周期开始前，产生一个load信号，控制序列发生模块加载初始数据产生一个与上个压缩周期相同的序列。与传统心电信号处理电路相比，本发明具有以下优点：1)本发明的序列发生模块利用四输出伪随机序列发生器和锁存器以较低的时钟频率生成压缩计算所需的压缩矩阵；2)本发明的压缩计算模块与存储模块配合，采用串行计算的方式，复用运算单元(即加法器)，从而减小了压缩计算模块的面积，进而减小了整个电路的面积，由于运算序列Z中1出现的概率为1/4，一定程度上降低了电路计算的次数，降低了电路的动态功耗；3)本发明控制模块利用使能信号控制各模块的打开或关闭，使各个模块在不工作时处于关闭状态，能更好的降低整个电路的动态功耗。附图说明图1是本发明提供的一种基于压缩感知的低功耗心电信号处理电路的模块图。图2是本发明中序列发生模块的架构图。图3是本发明序列Z1、Z2、Z3、Z4、Z1_3和Z2_4的时序图。图4是本发明中压缩计算模块和存储模块的结构图。图5是本发明中压缩计算模块的时钟时序图。图6是本发明中序列发生模块的具体实现结构图。图7(a)、7(b)和7(c)是本发明中控制模块的控制信号仿真图。图8是本发明中输入的心电信号和重构的心电信号示意图。附图标记说明：1—时钟分频模块；2—序列发生模块；3—压缩计算模块；4—存储模块；5—控制模块。具体实施方式下面结合具体附图和实施例对本发明作进一步说明。根据图1所示，一种基于压缩感知的低功耗心电信号处理电路，包括时钟分频模块1、序列发生模块2、压缩计算模块3、存储模块4以及控制模块5，其特征在于：所述时钟分频模块1分别与序列发生模块2、压缩计算模块3连接，用于产生M×N维压缩矩阵的序列发生模块2的输出端与压缩计算模块3的输入端连接，心电信号输入到压缩计算模块3的输入端，所述压缩计算模块3将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算，所述压缩计算模块3的输出端与存储模块4连接，并将运算结果存储到存储模块4，所述控制模块5分别和序列发生模块2、压缩计算模块3和存储模块4连接，并通过使能信号控制序列发生模块2、压缩计算模块3和存储模块4的开启或关闭。根据图2所示，所述序列发生模块2包括四输出的伪随机序列发生器、锁存器、触发器、异或门或与门，其中，第一输出序列发生器包括第一组触发器，所述第一组触发器为若干个依次串接的触发器，所述第一组触发器的输入D端与异或门OX_1的输出端连接，所述第一组触发器的输出Q端与锁存器一的输入D端连接，所述锁存器一的输出Q端生成伪随机序列Z1；第二输出序列发生器包括第二组触发器，所述第二组触发器为若干个依次串接的触发器，所述第二组触发器的输入D端与异或门OX_2的输出端连接，输出Q端生成伪随机序列Z2；第三输出序列发生器包括第三组触发器，所述第三组触发器为若干个依次串接的触发器，所述第三组触发器的输入D端与异或门OX_3的输出端连接，输出Q端生成伪随机序列Z3；第四输出序列发生器包括第四组触发器，所述第四组触发器为若干个依次串接的触发器，所述第四组触发器的输入D端与异或门OX_4的输出端连接，输出Q端接入锁存器二的输入D端，所述锁存器二输出Q端生成伪随机序列Z4；所述序列Z1和Z3接入异或门OX_5的输入端，所述异或门OX_5的输出端生成序列Z1_3，所述序列Z2和Z4接入异或门OX_6的输入端，所述异或门OX_6的输出端生成序列Z2_4；所述序列Z1_3通过触发器接入与门的一个输入端，所述序列Z2_4通过串接的触发器和锁存器三接入与门的另一输入端，所述与门的输出端生成序列Z；所述序列Z为长度m的0、1序列，且序列中出现1的概率为1/4，将序列Z的每M个元素作为矩阵的一列，生成一个M×N的压缩矩阵Φ，其中M×N≤m，N对应每个压缩周期待压缩信号的个数，M对应压缩后的信号个数；所述时钟分频模块1可将频率为f的时钟分频生成频率为f/2、f/4的时钟，所述时钟分频模块1将频率f/4的时钟接入四输出的伪随机序列发生器的串接触发器中，并通过非门接入锁存器一和锁存器二中，将频率f/2的时钟接入触发器中，并通过非门接入锁存器三中，将频率f的时钟接入触发器中。根据图4所示，所述压缩计算模块3包括加法器，所述压缩计算模块3将输入的N×1维心电数据利用M×N维压缩矩阵数据进行压缩运算是指将M×N维的压缩矩阵Φ与N×1维心电矩阵相乘，采用串行计算方式，在频率f的时钟下，可分解为矩阵Φ中的每列数据分别与N×1维心电矩阵中对应的数据相乘后再相加，由于压缩矩阵Φ中的元素不是0就是1，整个运算中只需通过加法器做加法运算，所述加法器的一个输入与序列发生模块2连接，另一个输入与存储模块4内的寄存器连接；如图5所示，所述频率f满足：f>M×fsample，即f至少是fsample的M倍，其中fsample为N×1维心电数据的采样频率；所述存储模块4包括M个寄存器组(MEM1、MEM2、…、MEMM)，存储模块4是一个利用地址寻址的存储结构，每读出或写入一个数据后，其对应的读地址或写地址自动加一，所述寄存器组中缓存压缩计算模块3上次运算得到的压缩数据，并与下次运算得到的压缩数据进行相加。所述控制模块5包括两个计数器，所述控制模块5在压缩计算过程中，利用两个计数器，根据时钟进行计数，从而确定压缩计算所处的状态。本发明一种基于压缩感知的低功耗心电信号处理方法，其特征是，包括如下步骤：步骤一.通过时钟分频模块1将频率为f的时钟分频生成频率为f/2、f/4的时钟；步骤二.在不同的时钟频率下，所述序列发生模块2生成序列Z，将序列Z的每M个元素作为矩阵的一列，生成一个M×N的压缩矩阵Φ；在f/4时钟频率下，利用四输出的伪随机序列发生器和锁存器，生成四组伪随机序列Z1、Z2、Z3、Z4；在f/2时钟频率下，利用异或门，将序列Z1、Z2、Z3、Z4生成序列Z1_3和Z2_4；其中在f时钟频率下，利用与门，将序列Z1_3和Z2_4生成序列Z；其中Z＝Z1_3*&Z2_4*，Z1_3*是利用触发器将Z1_3采样后的序列，Z2_4*是利用触发器和锁存器三将Z2_4相对Z1_3*延迟半个周期后的序列；所述序列发生模块2通过时钟分频模块1产生的三种频率的时钟配合产生变化频率为f、长度为m的0、1序列Z，实现方法如下所述：①、对于一个心电信号的压缩过程(将N维信号压缩为M维信号)，其压缩矩阵需要M×N个矩阵元素，根据M×N的值确定本原多项式h0×1+…+hn-2x(n-2)+hn-1x(n-1)+hnxn(M×N≤m＝2n-1)，其中h0和hn始终为1，h1、h2、…、hn-1为0或1；②、对于一个本原多项式可写成n×n维的矩阵的形式：其中t1,1、…、t1,n对应h1、h2、…、hn。为得到4组0、1序列Z1、Z2、Z3、Z4，需计算W＝mod(T×T×T×T,2)：mod(A,2)表示将矩阵A中的元素分别对2取模，根据W确定四输出伪随机序列发生器中各触发器的连接关系：其中1≤i≤n，从而确定序列发生模块2的电路结构如图2所示，点画线将电路分为三部分，这三部分的时钟频率分别为f/4、f/2和f，且图中f/4时钟频率下的各D触发器的连接关系没有画出，可根据公式(3)确定；③、步骤①中根据M×N的值确定了n，对于任意的n(n≥7)可以写成n＝4r+k(1≤k≤4，r≥1)，图2中虚线框的部分根据k值确定：当k＝1时，只有触发器DFF_4r+1；当k＝2时，只有触发器DFF_4r+1和触发器DFF_4r+2；当k＝3时，只有触发器DFF_4r+1、触发器DFF_4r+2和触发器DFF_4r+3；当k＝4时，4个触发器都有，触发器DFF_4r+1、触发器DFF_4r+2、触发器DFF_4r+3和触发器DFF_4r+4。Z2、Z3以及锁存器一latch1的输入和锁存器二latch2的输入也是由k确定的：由于加入了锁存器一latch1和锁存器二latch2，Z3和Z4在时钟的低电平时变化，这样Z1、Z2、Z3、Z4、Z1_3和Z2_4的波形如图3所示。由图3可知，Z1_3和Z2_4的变化频率为f/2。同样地，锁存器三latch3的存在使得Z变化频率加速为f，且Z的序列长度仍为m。由于序列Z是用与逻辑产生的，因此Z中出现1的概率为1/4。这样序列发生模块2就利用较低速率的时钟生成了变化频率为f，序列长度为m的0、1序列。对于序列Z*，其元素为a1、…、am，将a1、…、aM作为压缩矩阵的第一列，aM+1、…、a2M作为压缩矩阵的第二列，以此类推，这样就完成了压缩矩阵的生成。步骤三.通过时钟分频模块1，在频率f的时钟下，所述压缩计算模块3利用压缩矩阵Φ将输入的心电数据进行压缩计算，并将压缩计算结果存储到存储模块4中；在频率f的时钟下，所述压缩计算模块3接收采样频率为fsample的N×1维心电数据，并将所述序列发生模块2产生的M×N的压缩矩阵Φ与输入的N×1维心电数据做矩阵乘法，采用串行计算方式，依次运算M次，每次运算得到的压缩数据缓存到所述存储模块4中，并与下次运算得到的压缩数据进行相加，得到M维压缩数据，最终压缩计算结果存储到存储模块4中；所述压缩计算模块3与存储模块4配合，采用串行计算的方式，以复用运算单元，从而减小了电路的面积，使得该结构更适用于低功耗设备，压缩计算模块3和存储模块4的结构图如图4所示；对于矩阵乘法运算可以写成如式(8)：当接收到第一个心电数据后利用较快的时钟(其频率为f，且f至少是心电信号采样频率fsample的M倍)分别计算Φ1,1×X1+0、Φ2,1×X1+0、…、ΦM,1×X1+0，并将结果分别存储到存储模块4中的MEM1、MEM2、…、MEMM寄存器组中，每个寄存器组包含14个寄存器，当接收到第二个心电数据后利用频率为f的时钟分别计算Φ1,2×X2+MEM1、Φ2,2×X2+MEM2、…、ΦM,2×X2+MEMM并存储，以此类推，这样就实现了心电数据的串行计算。另外由于压缩矩阵Φ中的元素不是0就是1(Φ1,1、Φ2,1、…、ΦM,1对应序列发生模块2产生的序列a1、a2、…、aM，Φ1,2、Φ2,2、…、ΦM,2对应序列aM+1、aM+2、…、a2M，…)，因此只需做加法运算。压缩计算模块3与存储模块4的电路结构如图4所示，加法器的一个输入是根据序列发生模块2产生的矩阵决定的(为1时输入真实的心电数据，为0时输入数据为0)，另一个输入是存储模块4的数据，由于1出现的概率为1/4，一定程度上降低了电路计算的次数，降低了电路的动态功耗；存储模块4是一个利用地址寻址的存储结构，每读出或写入一个数据后，其对应的读地址或写地址自动加一。这种串行计算方式在频率f(f>M×fsample)的时钟下运算M次，并把结果缓存到所述存储模块4以供下一个采样数据到来时计算使用，虽然相对并行计算方式(接收到数据时，同时运算M次)，运算频率变快了由fsample变为f，但f相对还是很小，且可以复用逻辑单元，因此在保证低功耗的同时，很大程度上减小了电路面积。如图7所示，所述控制模块5利用使能信号控制各模块的开关，以更好的降低整个电路的动态功耗；在整个压缩计算过程中，利用计数器(两个计数器M_counter和N_counter)确定压缩计算所处的状态，例如若M_counter＝c、N_counter＝d，说明当前正在计算Φc,d×Xd(1≤c≤M，1≤d≤N)；具体为在对每个心电数据进行M次计算后，将prbs_en信号置0，暂停序列发生模块2的功能，在下一个心电数据到来前，开启序列发生模块2；通过生成add_en和fifo_en信号控制压缩计算模块3和存储模块4的开启或关闭；在每次压缩周期开始前，产生一个load信号，控制序列发生模块2加载初始数据产生一个与上个压缩周期相同的序列；为确保load信号有效时，序列发生模块2处于开启状态，在每个压缩周期中对第N个心电数据运算结束后，prbs_en信号并不会置0。以下选择每256个数据压缩为64个数据为例进行进一步说明，根据图6所示，这里N＝256，M＝64，选择本原多项式为1+x14+x15，序列长度m为32767＝215-1，大于256×64。对该本原多项式计算得到：由(9)式可知DFF_5/D＝DFF_1/Q；……；DFF_15/D＝DFF_11/Q。从而确定序列发生模块(2)中f/4时钟频率下的各触发器的连接关系，其中，DFF_1、DFF_5、DFF_9和DFF_13为第一组触发器，DFF_2、DFF_6、DFF_10和DFF_14为第二组触发器，DFF_3、DFF_7、DFF_11和DFF_15为第三组触发器，DFF_4、DFF_8和DFF_12为第四组触发器；如图7所示为控制模块5控制信号的产生波形，所述控制模块5在对每个心电数据进行64次计算后，将prbs_en信号置0，暂停序列发生模块2的功能，在下一个心电数据到来前，开启序列发生模块2；类似的生成add_en和fifo_en信号控制压缩计算模块3和存储模块4的开启和关闭。另外在每次压缩周期开始前，产生一个load信号，控制序列发生模块2加载初始数据产生新的但与上个压缩周期相同的0、1序列；为确保load信号有效时，序列发生模块2处于开启状态，在每个压缩周期中对第256个心电数据运算结束后，prbs_en信号并不会置0。为验证电路功能的正确性，将压缩后的数据，在Matlab中利用贝叶斯学习算法进行重构，其原始信号与重构信号如图8所示。利用均方根误差百分比(percentageroot-mean-squareddifference，PRD)来量化生物信号的信息丢失：其中，x(n)表示原始信号，表示重构信号。计算得出贝叶斯学习算法重构信号的PRD＝1.32％，对重构信号质量的评级为“Verygood”。本发明所述的一种基于压缩感知的低功耗心电信号处理电路采用DC(DesignCompiler)进行综合，由综合报告得到本发明的电路的总面积，然后将总面积除以所调用元器件库中最小二输入与门单元的面积，即得到本发明使用的最小逻辑门的数量。与现有的信号处理电路进行直观的比较，采用相同的工艺，实现本发明所述的一种基于压缩感知的低功耗心电信号处理电路所用资源等效为最小逻辑门的数量为9256，并使用PTPX(PrimeTimePX)工具仿真其功耗，功耗结果为0.813μW，现有的心电信号处理电路通过DC所报的逻辑门数量和功耗分别为11214以及1.172μW，与之比较本发明在逻辑门数和功耗上分别降低了17.46％以及30.6％。相比于现有方法，本发明具有如下改进：利用四输出伪随机序列发生器和锁存器以较低时钟频率生成压缩计算所需的压缩矩阵，并通过复用运算逻辑，使得电路面积降低，在满足低功耗要求的同时，减小了电路面积，能更好的适应可穿戴设备的要求。以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。当前第1页1 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