专利名称：数字模拟转换器的制作方法
技术领域：
本发明涉及数字模拟转换器(digital-to-analog converterDAC)，特别是指一种适用于液晶显示器等图像显示装置的DAC。
背景技术：
作为用于现有的液晶显示器的DAC之一，目前已知的DAC具有基准电压生成电路、有多个开关对(switch pairs)的选择电路，以及电压跟随器(voltagefollower)。具体地，该DAC将6比特的数字信号作为输入码接收时，基准电压生成电路由32个电阻元件串联连接组成，将该电阻元件各端的互不相同的33个基准电压供给选择电路。选择电路由37个开关对组成，所述37个开关对根据各个输入码的对应比特，选择2个输入之中一方，若输入码为奇数，则选择33个基准电压之中互相邻接的两个基准电压，若输入码为偶数，则重复选择33个基准电压之中的一个基准电压，并将这些电压供给电压跟随器。电压跟随器将接收的两个电压的平均值作为模拟信号输出。即，输入码为奇数时，在电压跟随器生成邻接的两个基准电压的中间电压(参考美国专利第6,373,419号)。
在上述现有的DAC中，随着输入比特数(分解力)从6增加到8、10，应该生成的基准电压的数目从33急剧增加到129、513，选择电路所需的开关对的数目从37急剧增加到135、521。
鉴于液晶显示器向着高精细化及多灰度化发展的现状，上述现有技术不得不扩大DAC的芯片尺寸。
发明内容
有鉴于此，本发明的目的在于维持相同分解力的同时，减少DAC的构成元件数。
为了达到上述目的，本发明中，利用MOS(metal-oxide-semiconductor)晶体管(transistor)的导通电阻(ON-resistance)进行分压，生成中间电压。
具体说明为本发明由如下所述的选择分压电路和输出电路构成转换器，所述转换器使用互不相同的多个基准电压，将N(N为3以上的整数)比特的数字信号转换为模拟信号。即，所述选择分压电路，具有作为各个开关发挥功能的多个MOS晶体管，将m设为1以上的整数，将从2m到2m-1+1的整数之中的任意一个作为M时，根据所述数字信号之中的上位N-m比特，分别通过所述多个MOS晶体管之中互相数量相同的MOS晶体管，选择所述多个基准电压之中的两个基准电压，且用所述多个MOS晶体管之中互相串联连接的M个MOS晶体管群的各个合成导通电阻，将所述选择的两个基准电压的差分割为M部分，以得到M-1个中间电压。所述输出电路，根据所述数字信号之中的下位m比特，将所述选择的两个基准电压之中的一个或者将所述M-1个中间电压之中的一个，作为所述模拟信号，选择性地输出。
此时的基准电压生成电路具有互相串联连接的2N-m个电阻元件，从该电阻元件的各端，将互不相同的2N-m+1个基准电压供给所述选择分压电路。
所述选择分压电路具有用于选择所述多个基准电压之中互相邻接的两个基准电压的切换电路时，该切换电路，例如，具有用于根据各个所述数字信号的上位N-m比特之中的对应比特，选择2输入之中一方的多个开关对，从所述数字信号的上位N-m比特之中的最下位比特开始数，与第n个比特对应的开关对的数目an，由下式给出a1＝2、an＝an-1+2n-2(2≤n≤N-m)这样，通过构成所述多个开关对的MOS晶体管之中各个N-m个MOS晶体管，选择所述互相邻接的两个基准电压。此时的所述选择分压电路的所述M个MOS晶体管群，例如，由互相串联连接的N-m+1个MOS晶体管构成。所述M个MOS晶体管群之中的两个MOS晶体管群，在所述互相串联连接的N-m+1个MOS晶体管之中，包括用于选择所述互相邻接的两个基准电压的N-m个MOS晶体管。
另外，所述选择分压电路具有用于选择所述多个基准电压之中互相邻接的两个基准电压的切换电路时，所述选择分压电路进一步包括解码电路，所述解码电路用于将P设为2以上且N-m以下的整数时，将所述数字信号的上位N-m比特之中的下位P比特，解码为任意1个有效的2p个选择信号；所述切换电路，例如，由2p个开关对和多个其它开关对构成，所述2p个开关对用于根据各个所述2p个选择信号之中对应的选择信号，选择性地将2输入传输给2输出，所述多个其它开关对用于根据各个所述数字信号的上位N-m-P比特之中的对应比特，选择2输入之中的一方。这样，通过构成所述全部开关对的MOS晶体管之中各个N-m-P+1个MOS晶体管，选择所述互相邻接的两个基准电压。此时的所述选择分压电路的所述M个MOS晶体管群，例如，均由互相串联连接的N-m-P+2个MOS晶体管构成。所述M个MOS晶体管群之中的两个MOS晶体管群，在所述互相串联连接的N-m-P+2个MOS晶体管之中，包括用于选择所述互相邻接的两个基准电压的N-m-P+1个MOS晶体管。
本发明能够在维持相同分解力的同时，减少DAC的构成元件数。
图1所示为使用本发明的DAC的图像显示装置的简略平面图；图2所示为本发明的DAC结构例的电路图；图3所示为图2中的第2及第3切换电路的操作示意图；图4所示为图2的DAC的全部操作的示意图；图5所示为图2中的第2切换电路的变形例的原理示意图；图6所示为本发明的DAC的其它结构例的电路图；图7所示为图6中的第2及第3切换电路的操作示意图；
图8所示为图6的DAC的全部操作的示意图；图9所示为图6中的第2切换电路的变形例的原理示意图；图10所示为本发明的DAC的再一其它结构例的电路图；图11所示为图10中的解码电路的操作示意图；图12所示为内设在图1中的各源极驱动器的DAC的输入输出特性的例的示意图；图13所示为本发明的DAC的又一其它结构例的电路图；图14所示为图13中的第6切换电路的操作示意图；图15所示为图13的DAC的全部操作之中第5切换电路的贡献部分的示意图；图16所示为图13的DAC的全部操作之中组合切换电路的贡献部分的示意图；图17所示为图13的DAC的全部操作之中第4切换电路的贡献部分的示意图；图18所示为图1的图像显示装置中的基准电压生成电路的结构例的框图；图19所示为图2中的第2切换电路的其它变形例的原理示意图。
具体实施例方式
以下，利用
本发明的具体实施方式
。
图1为本发明中，使用DAC的图像显示装置的简略平面图。图1所示的图象显示装置1为液晶显示器，包括液晶显示面板(panel)10，其具有矩阵(matrix)状配置的多个像素；多个栅极驱动器(gate driver)20；多个源极驱动器(source driver)25；控制器30，其用于控制所述栅极驱动器20及源极驱动器25。液晶显示面板10的各像素具有TFT(thin film transistor)11和与其漏极(drain)连接的像素电容12。属于同行像素的TFT11的栅极由公共的栅极驱动器20驱动。另外，属于同列像素的TFT11的源极由公共的源极驱动器25驱动。所有的源极驱动器25构成液晶驱动电路，该液晶驱动电路根据控制器30输出的表示图像灰度的数字信号驱动多个像素，源极驱动器25分别内设有将数字信号转换为每像素列的模拟信号的DAC。即，图像显示装置1包括与像素列相同数量的DAC。
图2示出本发明中DAC的结构例。图2的DAC为，将从bit5到bit0的6比特所表示的数字信号转换为模拟信号Vout的转换器，由基准电压生成电路100、第1切换电路(SW1)200、第2切换电路(SW2)300、第3切换电路(SW3)400、电压跟随器500、逻辑电路600构成。
基准电压生成电路100是由互相串联连接的16(＝26-2)个电阻元件组成的电阻分压电路，从该电阻元件的各端，将互不相同的17个基准电压V0、V4、V8、…、V64供给第1切换电路200。
第1切换电路200是选择17个基准电压V0～V64之中互相邻接的两个基准电压(以下，低的设为Vin1，高的设为Vin2。)的电路，在6比特的数字信号之中，从bit5到bit2的上位4比特作为控制信号接收。图中的201是根据bit2导通/截止(on/off)控制的2个开关对；202是根据bit3导通/截止控制的3(＝2+22-2)个开关对；203是根据bit4导通/截止控制的5(＝3+23-2)个开关对；204是根据bit5导通/截止控制的9(＝5+24-2)个开关对。如上所述，第1切换电路200由19个2输入-1输出开关对构成，所述19个2输入-1输出开关对根据各个bit5～bit2之中的对应比特，选择2个输入之中的一方。若对应比特为0，则各开关对选择下侧输入，若对应比特为1，则各开关对选择上侧输入。
再有，构成第1切换电路200的各开关对的2个开关分别为，N通道MOS晶体管或者P通道MOS晶体管或者结合这些而成的传输门(transfergate)。但是，在以下说明中，各开关视为P通道MOS晶体管(以下，仅称为MOS晶体管。)。
例如，若从bit5到bit2的4比特为“0000”，则最低基准电压V0通过4(＝6-2)个MOS晶体管与第2切换电路300连接，次低基准电压V4通过其它4(＝6-2)个MOS晶体管与第2切换电路300连接。此时，Vin1＝V0、Vin2＝V4。另外，若从bit5到bit2的4比特为“0001”，则基准电压V4通过4个MOS晶体管与第2切换电路300连接，下一个比基准电压V4高的基准电压V8通过其它4个MOS晶体管与第2切换电路300连接。此时，Vin1＝V4、Vin2＝V8。若从bit5到bit2的4比特为“1111”，则基准电压V60通过4个MOS晶体管与第2切换电路300连接，最高基准电压V64通过其它4个MOS晶体管与第2切换电路300连接。此时，Vin1＝V60、Vin2＝V64。
第2切换电路300及第3切换电路400中示出的16个圆形标志，分别是作为开关发挥功能的N通道MOS晶体管或者P通道MOS晶体管或者结合这些而成的传输门。但是，在以下说明中，各开关视为P通道MOS晶体管(以下，仅称为MOS晶体管。)。
第2切换电路300，由节点n00与节点n01之间连接的1个MOS晶体管M00、节点n01与节点n02之间串联连接的5(＝6-2+1)个MOS晶体管M01、节点n02与节点n03之间串联连接的5(＝6-2+1)个MOS晶体管M02、节点n03与节点n04之间连接的1个MOS晶体管M03构成。第1切换电路200选择的两个基准电压之中，低的电压Vin1与节点n00连接，高的电压Vin2与节点n04连接。这样，例如从bit5到bit2的4比特为“0000”，且M00、M01、M02及M03全部导通时，基准电压V0与节点n01之间、节点n01与节点n02之间、节点n02与节点n03之间、节点n03与基准电压V4之间，分别存在由导通状态的5个MOS晶体管组成的MOS晶体管群。通过这些4个互相串联连接的MOS晶体管群的各个合成导通电阻，V0和V4之间的差被分割为4部分，得到3个中间电压。在此，基准电压V0与节点n01之间的MOS晶体管群包括第1切换电路200中的4个MOS晶体管，节点n03与基准电压V4之间的MOS晶体管群包括第1切换电路200中的其它4个MOS晶体管。
而且，构成上述4个MOS晶体管群的20个MOS晶体管的尺寸全部相等时，4个MOS晶体管群的各个合成导通电阻变得相等，所以，节点n01得到中间电压V0+(V4-V0)/4，节点n02得到中间电压V0+(V4-V0)/2，节点n03得到中间电压V0+3(V4-V0)/4。另外，为了使节点n00的电压成为基准电压V0，将M00、M01、M02、M03之中至少一个截止，以禁止在互相串联连接的4个MOS晶体管群之间的电流流动。
第3切换电路400，由节点n00与电压跟随器500的输入节点之间连接的1个MOS晶体管M04、节点n01与电压跟随器500的输入节点之间连接的1个MOS晶体管M05、节点n02与电压跟随器500的输入节点之间连接的1个MOS晶体管M06、节点n03与电压跟随器500的输入节点之间连接的1个MOS晶体管M07构成。
逻辑电路600根据由6比特数字信号之中bit1及bit0组成的下位2比特，生成用于控制第2切换电路300的信号S0和用于控制第3切换电路400中的M04、M05、M06及M07各个的导通/截止的信号S1、S2、S3、S4。其结果，第3切换电路400根据bit1及bit0，选择4个节点n00、n01、n02、n03之中任意1个节点的电压，将其供给电压跟随器500。这样，由第3切换电路400选择的电压作为模拟信号Vout从电压跟随器500输出。
图3示出图2中的第2及第3切换电路300、400的操作，图4示出图2的DAC的全部操作。图3中的Vn00、Vn01、Vn02、Vn03分别为节点n00、n01、n02、n03的电压。在第2切换电路300中，例如使M01、M02及M03总导通，仅对M00的导通/截止，由bit1及bit0组成的2比特对应的信号S0控制即可。M05与M07的尺寸相等时，不是在M06选择Vn02，而是用M05和M07的导通电阻，将Vn01和Vn03之间的差分割为2部分，从而也能够生成Vn01和Vn03的中间电压(相当于Vn02)。图4中的V1、V2、V3、V5、V6、V7等为由第1及第2切换电路200、300生成的中间电压。
图5所示为图2中的第2切换电路300的变形例。这里，使用MOS晶体管的栅极宽W与栅极长L之间的比，将该MOS晶体管的尺寸表示为“W/L”。例如，构成图2中的M01的5个MOS晶体管的尺寸均为W/L时，可以将这些5个MOS晶体管的串联电路置换为1个MOS晶体管。但是，后者的MOS晶体管的尺寸为W/(5L)，有与5个MOS晶体管的串联电路的合成导通电阻相等的导通电阻。对于构成图2中的M02的5个MOS晶体管，也可以进行同样的置换。
如上所述，根据图2的DAC，第1及第2切换电路200、300作为前述选择分压电路进行操作，所以输入比特数为6时，应该生成的基准电压的数目为17，作为选择电路进行操作的第1切换电路200所需的开关对的数目为19。因此，与前述现有的DAC相比，即使考虑第2及第3切换电路300、400和逻辑电路600所需的构成元件数，也可以在维持相同分解力的同时，减少DAC全部构成元件数。而且，随着输入比特数(分解力)从6增加到8、10，该效果变得更为显著。
再有，对于上述4个MOS晶体管群，还可以分别串联地增加相同数目的MOS晶体管。通过增加构成4个MOS晶体管群的MOS晶体管的数目，增加了各MOS晶体管群的合成导通电阻，其结果，可以在节点n01、n02、n03得到更正确的中间电压。
图6示出本发明中DAC的其它结构例。图6的DAC为，将从bit5到bit0的6比特表示的数字信号转换为模拟信号Vout的转换器，由基准电压生成电路110、第1切换电路(SW1)200、第2切换电路(SW2)310、第3切换电路(SW3)410、电压跟随器500、逻辑电路610构成。该DAC的特征在于，可以将第1切换电路200所选择的两个基准电压V60、V63的差分割为3部分，且可以将最大的基准电压V63作为模拟电压Vout输出。
基准电压生成电路110是由互相串联连接的16(＝26-2)个电阻元件组成的电阻分压电路，从该电阻元件的各端，将互不相同的17个基准电压V0、V4、V8、…、V60、V63供给第1切换电路200。第1切换电路200的结构与图2说明的结构相同。
第2切换电路310，由节点n10与节点n11之间连接的1个MOS晶体管M10、节点n11与节点n12之间串联连接的4个MOS晶体管M11、节点n12与节点n13之间连接的1个MOS晶体管M12、节点n13与节点n14之间连接的1个MOS晶体管M13、节点n14与节点n15之间串联连接的4个MOS晶体管M14、节点n15与节点n16之间连接的1个MOS晶体管M15构成。另外，由第1切换电路200选择的两个基准电压之中，低的电压Vin1与节点n10连接，高的电压Vin2与节点n16连接。这里，M10与图2的M00对应，M11及M12与图2的M01对应，M13及M14与图2的M02对应，M15与图2的M03对应。
第3切换电路410，由节点n10与电压跟随器500的输入节点之间连接的1个MOS晶体管M16、节点n11与电压跟随器500的输入节点之间连接的1个MOS晶体管M17、节点n12与电压跟随器500的输入节点之间连接的1个MOS晶体管M18、节点n13与电压跟随器500的输入节点之间连接的1个MOS晶体管M19、节点n14与电压跟随器500的输入节点之间连接的1个MOS晶体管M20、节点n15与电压跟随器500的输入节点之间连接的1个MOS晶体管M21、节点n16与电压跟随器500的输入节点之间连接的1个MOS晶体管M22构成。这里，M16与图2的M04对应，M17与图2的M05对应，M19与图2的M06对应，M21与图2的M07对应。
逻辑电路610根据从bit5到bit0的6比特数字信号，生成用于控制第2切换电路310的信号S0和用于控制第3切换电路410中的M16、M17、M18、M19、M20、M21及M22各个的导通/截止的信号S1、S2、S3、S4、S5、S6、S7。
图7示出图6中的第2及第3切换电路310、410的操作。将由第1切换电路200选择的两个基准电压Vin1、Vin2的差分割为4部分的操作，与图3所示的相同，所以省略说明。将两个基准电压Vin1(＝V60)、Vin2(＝V63)的差分割为3部分的操作如下所示。
首先，若要得到Vout＝V60+(V63-V60)/3时，在第2切换电路310使M14及M15导通，使M10～M13之中至少一个截止的同时，在第3切换电路410使M16及M20导通，使M17、M18、M19、M21及M22截止。这样，基准电压V60与电压跟随器500的输入节点之间(经由节点n10)、电压跟随器500的输入节点与节点n15之间(经由节点n14)、节点n15与基准电压V63之间(经由节点n16)，分别存在由导通状态的5个MOS晶体管组成的MOS晶体管群，通过这些3个互相串联连接的MOS晶体管群的各个合成导通电阻，V60与V63之间的差被分割为3部分，得到Vout＝V60+(V63-V60)/3。
接着，若要得到Vout＝V60+2(V63-V60)/3时，在第2切换电路310使M10及M11导通，使M12～M15之中至少一个截止的同时，在第3切换电路410使M18及M22导通，使M16、M17、M19、M20及M21截止。这样，基准电压V60与节点n11之间(经由节点n10)、节点n11与电压跟随器500的输入节点之间(经由节点n12)、电压跟随器500的输入节点与基准电压V63之间(经由节点n16)，分别存在由导通状态的5个MOS晶体管组成的MOS晶体管群，通过这些3个互相串联连接的MOS晶体管群的各个合成导通电阻，V60和V63之间的差被分割为3部分，得到Vout＝V60+2(V63-V60)/3。
另外，以M10～M15之中至少一个处于截止状态为条件，若仅使M16～M22之中的M16导通，则Vout＝V60，若仅使M16～M22之中的M22导通，则Vout＝V63。
图7中的Vn10、Vn11、Vn13、Vn15、Vn16分别为节点n10、n11、n13、n15、n16的电压。在第2切换电路300中，例如使M10、M11、M13、M14及M15总导通，仅对M12的导通/截止由bit1及bit0组成的2比特对应的信号S0控制即可。
图8示出图6的DAC的全部操作。本例中，若从bit5到bit2的4比特为“1111”，则执行分割为3部分的操作，否则执行分割为4部分的操作。图8中的V1、V2、V3、V61、V62等是由第1、第2及第3切换电路200、310、410生成的中间电压。
图9示出图6中的第2切换电路310的变形例。即，可以将各个尺寸为W/L的4个MOS晶体管(图6中的M11和/或M14)置换成尺寸为W/(4L)的1个MOS晶体管。
如上所述，根据图6的DAC，第1、第2及第3切换电路200、310、410作为前述选择分压电路进行操作，从而可以实现分割为3部分的操作。
图10示出本发明中DAC的再一其它结构例。图10的DAC为将从bit5到bit0的6比特表示的数字信号转换为模拟信号Vout的转换器，由基准电压生成电路100、第1切换电路(SW1)210、第2切换电路(SW2)320、第3切换电路(SW3)400、电压跟随器500、逻辑电路600、解码电路620构成。该DAC的特征在于第1切换电路210的结构。
基准电压生成电路100的结构与图2说明的结构相同，将互不相同的17个基准电压V0、V4、V8、…、V64供给第1切换电路210。
解码电路620，将6比特数字信号的上位4比特之中的下位2比特(bit3及bit2)，解码为任意1个有效(逻辑值1)的4(＝22)个选择信号T3、T2、T1、T0。图11示出该解码电路620的操作。
第1切换电路210为，选择17个基准电压V0～V64之中互相邻接的两个基准电压(以下，低的设为Vin1、高的设为Vin2。)的电路，将6比特数字信号之中上位2比特(bit5及bit4)和解码电路620输出的选择信号T3、T2、T1、T0作为控制信号接收。
211是根据T0导通/截止控制、T0＝1时将2输入(节点n0及n1的电压)传输给2输出的1个开关对。212是根据T1导通/截止控制、T1＝1时将2输入(节点n1及n2的电压)传输给2输出的1个开关对。213是根据T2导通/截止控制、T2＝1时将2输入(节点n2及n3的电压)传输给2输出的1个开关对。214是根据T3导通/截止控制、T3＝1时将2输入(节点n3及n4的电压)传输给2输出的1个开关对。这些4(＝22)个开关对211～214，分别根据解码电路620输出的4个选择信号T3、T2、T1、T0之中对应的选择信号，选择性地将2输入传输给2输出，各开关对的上侧输出与一公共输出连接，各开关对的下侧输出与另一公共输出连接。于是，这2个公共输出成为第2切换电路320的2输入。
215是根据bit4导通/截止控制的5(＝22+1)个2输入-1输出开关对。这些5个开关对215的输出为节点n0、n1、n2、n3、n4的电压。216是根据bit5导通/截止控制的10(＝5×2)个2输入-1输出开关对，将从基准电压生成电路100接收的17个基准电压V0、V4、V8、…、V64之中的10个基准电压提供给开关对215。这些15个开关对215、216，分别根据6比特数字信号的上位2比特(bit5及bit4)之中的对应比特，选择2输入之中的一方，如果对应比特为0，则选择下侧输入，如果对应比特为1，则选择上侧输入。
如上所述，第1切换电路210由19个开关对211～216构成。
例如，若从bit5到bit2的4比特为“0000”，则第1切换电路210中的5个节点n0、n1、n2、n3、n4分别出现基准电压V0、V4、V8、V12、V16。其中，基准电压生成电路100的最低基准电压V0通过3(＝6-2-2+1)个MOS晶体管与第2切换电路320连接，次低基准电压V4通过其它3个MOS晶体管与第2切换电路320连接。此时，Vin1＝V0、Vin2＝V4。
若从bit5到bit2的4比特为“0001”，则第1切换电路210中的5个节点n0、n1、n2、n3、n4分别出现基准电压V0、V4、V8、V12、V16。其中，基准电压V4通过3个MOS晶体管与第2切换电路320连接，下一个比基准电压V4高的基准电压V8通过其它3个MOS晶体管与第2切换电路320连接。此时，Vin1＝V4、Vin2＝V8。
若从bit5到bit2的4比特为“1111”，则第1切换电路210中的5个节点n0、n1、n2、n3、n4分别出现基准电压V48、V52、V56、V60、V64。其中，基准电压V60通过3个MOS晶体管与第2切换电路320连接，最高基准电压V64通过其它3个MOS晶体管与第2切换电路320连接。此时，Vin1＝V60、Vin2＝V64。
第2切换电路320的结构与图2中的第2切换电路300的结构相同。但是，图10中，节点n01与节点n02之间串联连接的MOS晶体管M01的数目和节点n02与节点n03之间串联连接的MOS晶体管M02的数目分别为4(＝6-2-2+2)。例如，从bit5到bit2的4比特为“0000”，且M00、M01、M02及M03全部导通时，基准电压V0与节点n01之间、节点n01与节点n02之间、节点n02与节点n03之间、节点n03与基准电压V4之间，分别存在由导通状态的4个MOS晶体管组成的MOS晶体管群，从而，通过这些4个互相串联连接的MOS晶体管群的各个合成导通电阻，V0和V4之间的差被分割为4部分，得到3个中间电压。在此，基准电压V0与节点n01之间的MOS晶体管群包括第1切换电路210中的3个MOS晶体管，节点n03与基准电压V4之间的MOS晶体管群包括第1切换电路210中的其它3个MOS晶体管。
第3切换电路400、电压跟随器500及逻辑电路600的结构均与图2说明的结构相同。从而，第2及第3切换电路320、400的操作与图3相同，图10的DAC的全部操作与图4相同。
再有，在解码电路620，对6比特数字信号的上位4比特之中的下位3比特(bit4、bit3及bit2)进行解码时，可以得到8(＝23)个选择信号，所以，在第1切换电路210设置分别接收这些选择信号的8个2输入-2输出开关对和根据bit5导通/截止控制的9(＝23+1)个2输入-1输出开关对。随之，在第2切换电路320中，将节点n01与节点n02之间的MOS晶体管M01的数目和节点n02与节点n03之间的MOS晶体管M02的数目，分别设为3(＝6-2-3+2)。
另外，在解码电路620，对6比特数字信号的上位4比特(bit5、bit4、bit3及bit2)全部进行解码时，可以得到16(＝24)个选择信号，所以，在第1切换电路210设置分别接收这些选择信号的16个2输入-2输出开关对。随之，在第2切换电路320中，将节点n01与节点n02之间的MOS晶体管M01的数目和节点n02与节点n03之间的MOS晶体管M02的数目，分别设为2(＝6-2-4+2)。
但是，与图2所示的DAC的情况相同，针对用于将17个基准电压V0、V4、V8、…、V64之中互相邻接的两个基准电压的差分割为4部分的4个MOS晶体管群，分别可以串联地增加相同数目的MOS晶体管。
另外，图10的DAC中，也能够进行与图9相同的变形。与图6相同，对图10的DAC也可以进行变形，使其可以完成分割为3部分的功能。
图12示出内设在图1中的各源极驱动器25的DAC的输入输出特性的例。用输入数字信号表示的灰度数据与用输出模拟信号表示的输出电压之间的关系，在中央的区域B中为线形，在两端的区域A及C中为非线形。表示这种特性的曲线被称为灰度系数曲线(gamma curve)。
图13所示为本发明中DAC的又一其它结构例。图13的DAC为将从bit5到bit0的6比特表示的数字信号转换为模拟信号Vout的转换器，由基准电压生成电路120、包含与前述相同的第1～第3切换电路(SW1a、SW2、SW3)的组合切换电路(SW0)700、第4切换电路(SW4)800、第5切换电路(SW5)900、第6切换电路(SW6)1000、电压跟随器500构成，以实现图12的灰度系数曲线。
基准电压生成电路120是由互相串联连接的电阻元件组成的电阻分压电路，将用于实现非线形特性的互不相同的16个基准电压V0～V15供给第5切换电路900，将用于实现线形特性的互不相同的9个基准电压V16、V20、V24、…、V48供给组合切换电路700，将用于实现非线形特性的互不相同的16个基准电压V48～V63供给第4切换电路800。
组合切换电路700包括与图2的DAC相同的第1～第3切换电路和逻辑电路，在相当于前述区域B的输入范围(range)，接收6比特数字信号之中从bit4到bit0的下位5比特，根据从bit4到bit2的3比特，选择9个基准电压V16、V20、V24、…、V48之中互相邻接的两个基准电压，根据bit1及bit0，输出该选择的两个基准电压之中低的基准电压，或者输出将该选择的两个基准电压的差分割为4部分得到的3个中间电压之中的任意1个。
第4切换电路800由15个开关对构成，该15个开关对根据各个6比特数字信号之中从bit3到bit0的下位4比特之中的对应比特，选择2输入之中的一方，以在相当于前述区域C的输入范围，选择16个基准电压V48～V63之中的一个基准电压并输出。
第5切换电路900的结构与第4切换电路800的结构相同，以在相当于前述区域A的输入范围，根据6比特数字信号之中从bit3到bit0的下位4比特，选择16个基准电压V0～V15之中的一个基准电压并输出。
第6切换电路1000，由用于构成组合切换电路700的输出与电压跟随器500的输入节点之间连接的1个开关的MOS晶体管M31、用于构成第4切换电路800的输出与电压跟随器500的输入节点之间连接的1个开关的MOS晶体管M32、用于构成第5切换电路900的输出与电压跟随器500的输入节点之间连接的1个开关的MOS晶体管M30构成，接收6比特数字信号之中最上位2比特(bit5及bit4)。
图14示出图13中的第6切换电路1000的操作。即，若bit5及bit4为“00”，则选择第5切换电路900的输出；若bit5及bit4为“01”或“10”，则选择组合切换电路700的输出；若bit5及bit4为“11”，则选择第4切换电路800的输出，并提供给电压跟随器500的输入节点。
图15～图17示出图11的DAC的全部操作。其中，图15示出第5切换电路900的贡献部分，图16示出组合切换电路700的贡献部分，图17示出第4切换电路800的贡献部分。
如上所述，根据图13的DAC，可以在减少构成元件数的同时，实现所需要的灰度系数曲线。
再有，与图10的DAC相同，组合切换电路700还可以包括第1～第3切换电路、逻辑电路和解码电路。
图18示出图1的图像显示装置1中的基准电压生成电路的结构例。图18所示的基准电压生成电路130有2个电阻分压电路。一个电阻分压电路分担向全DAC之中一半的DAC1100供给基准电压，另一个电阻分压电路分担向另一半DAC1110供给基准电压。这样通过减轻各电阻分压电路的负担，可以抑制基准电压的变动。DAC1100、1110的每一个为前述的DAC之中的任意一个。特别是，多数DAC选择相同的2基准电压组(前述的Vin1及Vin2)时有效果。
图19示出图2中的第2切换电路300的其它变形例。如图19，节点n01与节点n02之间，在5个MOS晶体管M01的基础上，插入电阻R1，节点n02与节点n03之间，在5个MOS晶体管M02的基础上，插入电阻R2。根据图18，在远离基准电压生成电路130的DAC中，用于传输基准电压的配线长，其电阻大，所以，导致接收的基准电压的下降。但是，考虑配线电阻的值，如果适当地设置图19中的电阻R1、R2的值，则能够补偿配线电阻带来的基准电压的下降。
如以上说明，本发明的DAC可以在保持相同分解力的同时，减少构成元件数，其不限于液晶显示器，还可以作为用于等离子(plasma)显示器等图象显示装置的DAC而发挥作用。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种转换器，使用互不相同的多个基准电压，将N比特的数字信号转换为模拟信号，其中N为3以上的整数，其特征在于，所述转换器包括选择分压电路和输出电路；所述选择分压电路具有作为各个开关发挥功能的多个MOS晶体管，将m设为1以上的整数，将从2m到2m-1+1的整数之中的任意一个作为M时，根据所述数字信号之中的上位N-m比特，分别通过所述多个MOS晶体管之中互相数量相同的MOS晶体管，选择所述多个基准电压之中的两个基准电压，且用所述多个MOS晶体管之中互相串联连接的M个MOS晶体管群的各个合成导通电阻，将所述选择的两个基准电压的差分割为M部分，以得到M-1个中间电压；所述输出电路用于根据所述数字信号之中的下位m比特，将所述选择的两个基准电压之中的一个或者将所述M-1个中间电压之中的一个，作为所述模拟信号，选择性地输出。
2.根据权利要求1所述的转换器，其特征在于，所述转换器进一步包括基准电压生成电路，用于生成所述多个基准电压；所述基准电压生成电路具有互相串联连接的2N-m个电阻元件，从该电阻元件的各端，将互不相同的2N-m+1个基准电压供给所述选择分压电路。
3.根据权利要求1所述的转换器，其特征在于，所述选择分压电路具有用于选择所述多个基准电压之中互相邻接的两个基准电压的切换电路。
4.根据权利要求3所述的转换器，其特征在于，所述切换电路具有多个开关对，所述多个开关对用于根据各个所述数字信号的上位N-m比特之中的对应比特，选择2输入之中一方；从所述数字信号的上位N-m比特之中的最下位比特开始数，与第n个比特对应的开关对的数目an，由a1＝2、an＝an-1+2n-2，其中，2≤n≤N-m给出；通过构成所述多个开关对的MOS晶体管之中各个N-m个MOS晶体管，选择所述互相邻接的两个基准电压。
5.根据权利要求4所述的转换器，其特征在于，所述选择分压电路的所述M个MOS晶体管群均具有互相串联连接的N-m+1个MOS晶体管；所述M个MOS晶体管群之中的两个MOS晶体管群，在所述互相串联连接的N-m+1个MOS晶体管之中，包括用于选择所述互相邻接的两个基准电压的N-m个MOS晶体管。
6.根据权利要求3所述的转换器，其特征在于，所述选择分压电路进一步包括解码电路，所述解码电路用于将P设为2以上且N-m以下的整数时，将所述数字信号的上位N-m比特之中的下位P比特，解码为任意1个有效的2p个选择信号；所述切换电路包括2p个开关对和多个其它开关对；所述2p个开关对用于根据各个所述2p个选择信号之中对应的选择信号，选择性地将2输入传输给2输出；所述多个其它开关对用于根据各个所述数字信号的上位N-m-P比特之中的对应比特，选择2输入之中的一方；通过构成所述全部开关对的MOS晶体管之中各个N-m-P+1个MOS晶体管，选择所述互相邻接的两个基准电压。
7.根据权利要求6所述的转换器，其特征在于，所述选择分压电路的所述M个MOS晶体管群均具有互相串联连接的N-m-P+2个MOS晶体管；所述M个MOS晶体管群之中的两个MOS晶体管群，在所述互相串联连接的N-m-P+2个MOS晶体管之中，包括用于选择所述互相邻接的两个基准电压的N-m-P+1个MOS晶体管。
8.根据权利要求1所述的转换器，其特征在于，所述选择分压电路的所述M个MOS晶体管群的各个所包含的MOS晶体管的个数的设置，使该M个MOS晶体管群的各个合成导通电阻相等。
9.根据权利要求1所述的转换器，其特征在于，所述选择分压电路的所述M个MOS晶体管群的各个所包含的MOS晶体管的尺寸的设置，使该M个MOS晶体管群的各个合成导通电阻相等。
10.根据权利要求1所述的转换器，其特征在于，所述输出电路进一步具有将所述选择的两个基准电压之中的另一个作为所述模拟信号输出的功能。
11.一种将数字信号转换为模拟信号的数字模拟转换器，其特征在于，所述数字模拟转换器包括基准电压生成电路、第1转换器和第2转换器；所述基准电压生成电路用于生成互不相同的多个基准电压；所述第1转换器用于在所述数字信号的某输入范围，选择所述多个基准电压之中互相邻接的两个基准电压，输出该选择的两个基准电压之中的一个或者将该选择的两个基准电压的差分割得到的中间电压；所述第2转换器用于在所述数字信号的其它输入范围，选择所述多个基准电压之中的一个基准电压输出；所述第1转换器为权利要求1所述的转换器。
12.根据权利要求11所述的数字模拟转换器，其特征在于，所述第1转换器表示线形的输入输出特性，所述第2转换器表示非线形的输入输出特性。
13.一种图像显示装置，所述装置包括具有多个像素的显示面板和根据表示图像灰度的数字信号驱动所述多个像素的驱动电路，其特征在于，所述驱动电路包括基准电压生成电路和多个数字模拟转换器；所述基准电压生成电路用于生成互不相同的多个基准电压；所述多个数字模拟转换器用于使用所述多个基准电压，将表示所述图像的灰度的数字信号转换为每像素列的模拟信号；所述多个数字模拟转换器均为权利要求1所述的转换器。
14.根据权利要求13所述的图象显示装置，其特征在于，所述基准电压生成电路具有用于分担向各个所述每像素列的转换器的一部分供给基准电压的多个电阻分压电路。
全文摘要
本发明在维持相同分解力的同时，减少数字模拟转换器的构成元件数。例如，为了将6比特的数字信号转换为模拟信号，设置基准电压生成电路100，用于生成17个基准电压；第1切换电路200，具有由各个MOS晶体管构成的19个开关对，以根据上位4比特选择互相邻接的两个基准电压；第2切换电路300，由12个MOS晶体管的串联电路构成，利用合成导通电阻将所选择的两个基准电压的差分割为4部分，以得到3个中间电压；第3切换电路400，用于根据下位2比特，将所选择的两个基准电压之中低的电压或者3个中间电压之中的一个，选择性地输出。
文档编号G09G3/20GK101013895SQ20071000310
公开日2007年8月8日 申请日期2007年1月31日 优先权日2006年1月31日
发明者中山久留美, 土居康之 申请人:松下电器产业株式会社