专利名称：数字模拟混合式锁相回路的制作方法
技术领域：
本发明涉及锁相回路技术，特别是涉及利用一非整数锁相回路来作为 一震荡讯号产生源的锁相回路。
背景技术：
请参考图1,其所绘示为一现有模拟锁相回路100的方块图。模拟锁相 回路100包含一相频检测器(PFD) 110，用来检测一输入讯号S—in与一反 馈讯号S —fb的相位及频率差异； 一电荷充放电路(charge pump) 120,用 来依据相频检测器110的检测结果产生一输出电流； 一低通滤波器130,用 来依据该输出电流产生一控制电压CV; —压控制振荡器(VCO) 140,用来 依据该控制电压CV产生一震荡讯号S-vco;以及一分频器150,用来对该 震荡讯号S-vco进行分频，以产生该反馈讯号S-fb。
现有的模拟锁相回路100在电路设计上会遇到 一种两难U i 1 ei碰a )的 情况。为了维持回路的稳定性，模拟锁相回路100的回路频宽(loop bandwidth)应设得够窄(例如i殳成该输入讯号S_ in的频率的1/10左右)， 以降低该输入信号S_in的抖动(jitter )对模拟锁相回路100的影响。然 而，这会降低模拟锁相回路100的追踪(tracking)效能与抑制压控振荡 器140的抖动的能力。这种两难的问题在该震荡讯号S-vco的要求频率与 该输入讯号S-in的频率差异很大时会更加严重。例如，当模拟锁相回路100 应用于一液晶显示器(LCD)的控制电路时，该输入信号S —in (亦即水平同 步讯号，Hsync)的频率约为15 KHz-100 KHz左右，但该震荡讯号S_vco 所需的频率约在13 MHz~210 MHz左右。两者间的频率差异可能高达数千 倍。在这类的应用中，现有的模拟锁相回路架构显然无法有效地同时解决 系统稳定度、追踪输入讯号的效能、与抑制振荡器讯号抖动等等的问题。
发明内容
因此，本发明的目的的一在于提供可解决上述问题的锁相回路。本发明的实施例中披露了一种锁相回路，其包含有 一数字相频检测
器，用以依据一输入讯号与 一反馈讯号两者间的相位或频率差异产生 一 第
一检测讯号； 一数字回路滤波器，耦接于该数字相频检测器，用来依据该 第一检测讯号产生一第一控制讯号； 一决定电路，耦接于该数字回路滤波 器，用来依据该第一控制讯号产生一除数值； 一非整数锁相回路，耦接于 该决定电路，用来依据该除数值与一参考讯号产生一震荡讯号；以及一分 频器，耦接于该非整数锁相回路与该数字相频检测器之间，用来对该震荡 讯号进行分频以产生该反馈讯号；其中该非整数锁相回路包含一非整数分 频器，用来依据该除数值以相位吞噬的方式对该震荡讯号进行分频，以产 生用来锁定该参考讯号的一分频讯号。
图1为一现有模拟锁相回路的方块图。
图2为本发明的锁相回路的一实施例简化后的方块图。
图3为图2中的决定电路的一实施例的方块图。
附图符号说明
100、200锁相回路
110、242相频检测器
120、262电荷充^:电^各
130、264^氐通滤波器
140压控制振荡器
150、250分频器
210数字相频检测器
220数字回路滤波器
230决定电路
240非整数锁相回路
244回路滤波器
246可控式振荡器
248非整数分频器
272多相时钟产生器274 相位选择暨分频器 310 三角积分调制器 320 计算单元
具体实施例方式
请参考图2,其所绘示为本发明一实施例的锁相回路200简化后的方块 图。如图所示，锁相回路200包含有一数字相频检测器(digital PFD) 210、 一数字回路滤波器(digital loop filter) 220、 一决定电3各(decision circuit) 230、 一非整数锁相回3各(f ract ional-N PLL ) 240、以及一分频 器250。数字相频检测器210用来依据一输入讯号SI与一反馈讯号S2两者 间的相位或频率差异产生一第一检测讯号。数字回路滤波器220则用来依 据该第一检测讯号产生一第一控制讯号。决定电路230则会依据该第一控 制讯号产生一除数值，以控制非整数锁相回路240的运作。非整数锁相回 路240会依据该除数值与一参考讯号S —ref产生一震荡讯号S-Osc。接着， 分频器250会对该震荡讯号S—osc进行分频以产生该反馈讯号S2。实作上， 数字回路滤波器220可用一比例积分控制电^各(PI control circuit)来 实现。
在本实施例中，非整数锁相回路240包含有一相频检测器(PFD) 242、 一回路滤波器244 、 一可控式振荡器246 、以及一非整数分频器 (fractional-N frequency divider) 248,其中，非整凄t分频器248会依 据决定电路230所决定的除数值，利用相位吞噬(phase swallow)及分频 的技术手段，对可控式振荡器246所产生的该震荡讯号S-osc进行整数或 非整数分频运作，以产生用来锁定该参考讯号S_ref的一分频讯号S-fd。 在非整数锁相回路240中，相频检测器242用来依据该参考讯号S-ref与 该分频讯号S-fd两者间的相位或频率差异产生一第二检测讯号。回路滤波 器244用来依据该第二检测讯号产生一第二控制讯号。可控式振荡器246 则会用来依据该第二控制讯号调整该震荡讯号S_osc的频率。实作上，相 频检测器242、回路滤波器244与可控式振荡器246均可用模拟技术来实现。 例如，回路滤波器244可利用一电荷充i丈电3各(charge pui叩)262搭配一 低通滤波器264来实现，而可控式振荡器246则可用一压控振荡器(VC0) 来实现。为了解决现有模拟锁相回路架构在电路设计上所遇到的两难情况，本
实施例的锁相回路200利用数字处理方式来抑制该输入讯号Sl的抖动。同 时，利用一频率远高于该输入讯号Sl的时钟讯号(例如一石英震荡讯号) 来作为该参考讯号S_ref,并将非整数锁相回路2"设计成具有够宽的回路 频宽，以有效抑制该震荡讯号S_osc的抖动情形。
在一实施例中，非整数锁相回路240中的非整数分频器248包含一多 相时钟产生器272以及一相位选择暨分频器274,如图2所示。多相时钟产 生器272会依据可控式振荡器246所产生的该震荡讯号S-Osc,产生多个不 同相位的时钟讯号。相位选择暨分频器274则耦接于决定电路230与相频 检测器242，用来依据决,定电路230所决定的整数或非整数除数值，选择性 地输出该多个时钟讯号以形成一相位吞噬讯号(phase swallowed signal )， 并对该相位吞噬讯号进行分频以产生该分频讯号S-fd。在实作上，可控式 振荡器246亦可以是具有多相位输出的一环型可控式振荡器(ring oscillator )，用来产生包含该震荡讯号S —osc在内的多个不同相位的时钟 讯号。在此例中，非整数锁相回路240中的多相时钟产生器272便可省略。
图3为本发明的决定电路230的一实施例的方块图。在本实施例中， 决定电路230包含一三角积分调制器(sigma-delta modulator, SDM) 310， 用来依据数字回路滤波器220所输出的该第一控制讯号来产生一调制值； 以及一计算单元32 0，用来依据该调制值与一预定值产生该除数值。该调制 值代表除数值的应修正量，以下分别以dM、 dK来代表该应修正量的整数部 分与非整数部分，而输入计算单元320的该预定值为一初始除数值。实作 上，该初始除数值的大小可利用固件计算的方式来决定，以下分别以MO及 KO来代表该初始除数值的整数部分与非整数部分。假设非整数分频器248 中的多相时钟产生器272会产生P个不同相位的时钟讯号，则计算单元320 可依据下式来计算出 一除数值
Ml+Kl/P=MO+KO/P+(dM+dK/P) (1)
其中，Ml代表该除数值的整数部分，而Kl/P代表该除数值的非整数部分。
在每一分频周期中，相位选择暨分频器274可依据计算单元320所决 定的除数值，来吞噬多相时钟产生器272所输出的该多个时钟讯号中的多 个相位以形成该相位吞噬讯号，并加以分频。如此一来，非整数分频器248所输出的分频讯号S —fd的相位差(phase error)会小于该震荡讯号S —osc 的一个讯号周期，故可提升非整数锁相回路240追踪该参考讯号S-ref的 效能。在实作上，可利用非整数分频器248所产生输出的该分频讯号S —fd 来作为数字回路滤波器220与决定电路230的工作时钟讯号(operating clock signal ),以进一步提升锁相回路200追踪该输入讯号SI的效能。
在实际应用上，前述的模拟数字混合式锁相回路200的架构可应用于 一液晶显示器(LCD)的控制电路中。亦即，该输入讯号SI可以是一水平 同步讯号Hsync',而非整数锁相回路240所输出的该震荡讯号S-Osc (或其 分频后所得的一讯号)，则可用来作为LCD控制电路中的模拟至数字转换器 (ADC )的取样时钟讯号或该if又样时钟讯号的lt倍频讯号。如前述i兌明可知， 锁相回路200可同时有效地抑制该水平同步讯号Hsync与该取样时钟讯号 的抖动误差，进而改善液晶显示器的影像画质。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均 等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种锁相回路，其包含有一数字相频检测器，用以依据一输入讯号与一反馈讯号两者间的相位或频率差异产生一第一检测讯号；一数字回路滤波器，耦接于该数字相频检测器，用来依据该第一检测讯号产生一第一控制讯号；一决定电路，耦接于该数字回路滤波器，用来依据该第一控制讯号产生一除数值；一非整数锁相回路，耦接于该决定电路，用来依据该除数值与一参考讯号产生一震荡讯号；以及一分频器，耦接于该非整数锁相回路与该数字相频检测器之间，用来对该震荡讯号进行分频以产生该反馈讯号；其中该非整数锁相回路包含一非整数分频器，用来依据该除数值以相位吞噬的方式对该震荡讯号进行分频，以产生用来锁定该参考讯号的一分频讯号。
2. 如权利要求1所述的锁相回路，其中该非整数锁相回路还包含有一相频检测器，用来依据该参考讯号与该分频讯号两者间的相位或频率差异产生一第二检测讯号；一回路滤波器，耦接于该相频检测器，用来依据该第二检测讯号产生一第二控制讯号；以及一可控式振荡器，耦接于该回路滤波器与该非整数分频器，用来依据该第二控制讯号产生该震荡讯号。
3. 如权利要求2所述的锁相回路，其中该可控式振荡器为一环型可控式振荡器，用来产生包含该震荡讯号在内的多个不同相位的时钟讯号。
4. 如权利要求3所述的锁相回路，其中该非整数分频器包含有一相位选择暨分频器，耦接于该决定电路、该可控式振荡器与该相频检测器，用来依据该除数值选择性地输出该多个时钟讯号以形成一相位吞噬讯号，并对该相位吞噬讯号进行分频以产生该分频讯号。
5. 如权利要求1所述的锁相回路，其中该参考讯号的频率高于该输入讯号。
6. 如权利要求1所述的锁相回路，其中该非整数分频器包含有一多相时钟产生器，用来依据该震荡讯号产生多个不同相位的时钟讯 号；以及一相位选择暨分频器，耦接于该决定电路与该多相时钟产生器，用来 依据该除数值选择性地输出该多个时钟讯号以形成一相位吞噬讯号，并对 该相位吞噬讯号进行分频以产生该分频讯号。
7. 如权利要求1所述的锁相回路，其中该输入讯号为一水平同步讯号。
8. 如权利要求1所述的锁相回路，其中该决定电路包含有 一三角积分调制器，耦接于该数字回路滤波器，用来依据该第一控制讯号产生一调制值；以及一计算单元，耦接于该三角积分调制器，用来依据该调制值与一预定值产生该除数值。
9. 如权利要求1所述的锁相回路，其中该数字回路滤波器为一比例积 分控制电路。
全文摘要
一种锁相回路，其包含有一数字相频检测器，用以依据一输入讯号与一反馈讯号两者间的相位或频率差异产生一第一检测讯号；一数字回路滤波器，用来依据该第一检测讯号产生一第一控制讯号；一决定电路，用来依据该第一控制讯号产生一除数值；一非整数锁相回路(fractional-NPLL)，用来依据该除数值与一参考讯号产生一震荡讯号；以及一分频器，用来对该震荡讯号进行分频以产生该反馈讯号；其中该非整数锁相回路包含一非整数分频器(fractional-N frequency divider)，用来依据该除数值以相位吞噬的方式对该震荡讯号进行分频，以产生用来锁定该参考讯号的一分频讯号。
文档编号H03L7/093GK101527568SQ20081008209
公开日2009年9月9日 申请日期2008年3月6日 优先权日2008年3月6日
发明者周裕彬, 管继孔, 陈易謄 申请人:瑞昱半导体股份有限公司