专利名称：全数字锁相回路的制作方法
技术领域：
本发明涉及一种锁相回路(phase locked loop circuit,简称PLL)，尤其涉 及一种具自我校正回路稳定性与频宽的全数字锁相回路(all digital PLL)且无 关于工艺(process)、供应电压(supplied voltage)、温度(temperature)的锁相系统。
背景技术：
请参照图l，其所示出为公知模拟式锁相回路。该锁相回路100包括相 位频率检测器(phase frequency detector)10、电荷泵(charge pump)20、回路滤 波器(loop filter)30、电压控制振荡器(voltage controlled oscillator)40与除频器 (frequency divider)50。其中，具有一参考频率Fref的参考信号Srefl 1例如由 一参考振荡器(reference oscillator,未示出)所产生，并且，参考信号Srefl 1 与一除频信号(frequency divided signal, Sfd)52同时输入相位频率检测器10。 该相位频率检测器10可检测该参考信号Sref与该除频信号Sfd之间的相位 与频率的差异，之后，输出一相位差信号(phase difference signal)12至该电荷 泵20。接着，电荷泵20根据该相位差信号的大小产生相关于该相位差信号 的一输出电流22至该回路滤波器30。回路滤波器30是由一电阻(R)与电容 (C)所组成的低通滤波器(low pass filter,简称LPF),因此，该回路滤波器30 理论上可平均该输出电流，并转换为一电压控制信号32至该电压控制振荡 器40。该电压控制振荡器40可以根据该电压控制信号32产生一输出压控振 荡信号Svco42，且该输出压控振荡信号Svco42具有一压控频率Fvco。而除 频器50可接收输出压控振荡信号Svco42并除以整数的N倍后产生该除频信 号Sfd52用以输入至该相位频率检测器10，故此锁相回路100可获得 Fvoc=N*Fref。
由于相位差信号12、输出电流22、电压控制信号32皆是模拟信号，因 此，由上述组件所组成的锁相回路100即称为模拟式锁相回路。再者，请参照图2其所示出为模拟式锁相回路的s域模型(s-domain model)。其中，相位频率检测器结合电荷泵25的函数为ICP/2 7i;回路滤波 器30的函数为Z(s);电压控制振荡器40的函数为KVCO/s;除频器50的函 数为l/N。其中，ICP为电荷泵25的输出电流，KVCO为电压控制振荡器40 的一灵敏度调整常数(tuning sensitivity)。
由于公知模拟式锁相回路随着工艺的不同都必须修改设计，并且电压控 制振荡器40对于噪声(noise)非常敏感。为了要解决模拟式锁相回路的缺点， 全数字锁相回路(all digital PLL)已经被开发出来。
相较于模拟式锁相回路，全数字锁相回路中各组件之间的信号传递皆是 数字数值(digital value),因此，全数字锁相回路中的相位或校正传输路径并 不会受到噪声的干扰，并且，可随着工艺微縮而直接跟随演进。
请参照图3A，其所示出为公知全数字锁相回路。该锁相回路200包括 相位频率检测与时间转数字电路(phase frequency detecting and time to digital circuit)125、数字控制器(digital controller) 130 、戴尔塔-辛格玛调制器 (delta-sigma modulator,以下简称A - 2调制器)135、数字控制振荡器(digital controlled oscillator)140与除频器(frequency divider)150。其中，具有一参考 频率Fref的参考信号Sreflll例如由一参考振荡器沐示出)所产生，并且， 参考信号Sreflll与一除频信号Sfdl52同时输入相位频率检测与时间转数字 电路125。该相位频率检测与时间转数字电路125可检测该参考信号Sref与 该除频信号Sfd之间的相位与频率的差异，并产生一相位差数值(phase difference value)122。接着，数字控制器130接收并处理该相位差数值122 后产生一控制数值(control value)132。而A-2:调制器135调制(modulate)接收 的控制数值132并调制(modulate)成为一调制的控制数值(modulated control value)134。而数字控制振荡器140根据调制的控制数值134进而产生一输出 振荡信号SDC0142，且该输出振荡信号SDC0142具有一数字控制频率 FDCO。而除频器150可接收输出振荡信号SDC0142并除以整数的N倍后 产生该除频信号Sfdl52用以输入至相位频率检测与时间转数字电路125，故 此锁相回路200可获得FDCO=N*Fref。其中，全数字锁相回路200中的数字 控制器130可仿真成为一数字回路滤波器(digital loop filter),且A - 2调制器 135的用途是在增加压控频率Fvco变化时的分辨率(resolution)。由于相位差数值122、控制数值132、调制的控制数值134皆是数字数 值，因此，由上述组件所组成的锁相回路200即称为全数字锁相回路。
请参照图3B，其所示出为公知相位频率检测与时间转数字电路示意图。 此相位频率检测与时间转数字电路包括n个反相器(inverter)201 20n、 n个D 型正反器(D flip-flop)211 21n 、与 一 虚拟热感应码边缘检测器 (pseudo國therometer-code edge detector)230。其中，n个反相器201 20n串接成 一延迟链(dday chain),而第一个反相器201输入端接收除频信号Sfd，并且 每个反相器的传递延迟(propagation dday)为△ TDC;每个D型正反器信号输 入端(D)211 21n，个别连接至反相器(201 20n)的输出端irw卜invn，每个D 型正反器的频率输入端连接至参考信号Sref，而奇数的D型正反器的反相输 出端(^)连接至虚拟热感应码边缘检测器230，偶数的D型正反器的正相输 出端(^)连接至虚拟热感应码边缘检测器230。因此，n个D型正反器21 l~21n 可输出n个位的信号Q[l] Q[n]。
由图3B可知，反相器201 20n构成的延迟链(dday chain)产生除频信号 Sfd的延迟信号群irwl invn。而与参考信号Sref的时间差被取样后即可以得 知除频信号Sfd与参考信号Sref之间相位的关系。
举例来说，请参照图3C，其所示出为相位频率检测与时间转数字电路的 信号示意图。以八个反相器201 208为例，每个反相器的传递延迟时间为A t，因此可得知除频信号Sfd的八个延迟信号群invl一rw8。再者，于假设参 考信号Sref上升沿取样延迟信号群irwl irw8即可获得Q[l :8]为"00111100"。 因此，可确定除频信号Sfd与参考信号Sref的时间差为六个反相器201-206 的传递延迟时间。因此，根据取样位置而虚拟热感应码边缘检测器230可接 收8个位的信号Q[l] Q[n]后转换成为相位差数值122，在此例子所解出的相 位差数值122为6。
请参照图3D，其所示出为数字控制器示意图。数字控制器包括一比例 (proportional)控制单元240、 一积分(integrating)控制单元242、 一第一加法器 244、 一第二加法器246、与一延迟单元(Z-1)248。其中，比例控制单元240 可接收相位差数值122并乘上KP数值后输出一比例数值241;积分控制单 元242可接收相位差数值122并乘上KI数值后输出一积分数值243;延迟单 元(Z-1)248可接收控制数值132并输出一延迟数值249;第一加法器244将延迟数值249加上积分数值243后成为一第一数值245;以及，第二加法器 246将第一数值245加上比例数值241后成为控制数值132。因此，数字控 制器即可仿真成数字回路滤波器。
再者，A-S调制器135的用途是在增加压控频率Fvco变化时的分辨率。 由于控制数值132代表一个整数，因此，控制数值132在变化时皆是整数的 变化。举例来说，由整数的5(0101)增加至整数的6(0110);或者由整数的 5(0101)下降至整数的4(0100)。而A-S调制器135可将整数的控制数值132 变化调制为分数的变化。也就是说，整数的5增加至5.1， 5.2…；或者由整 数的5下降至4.9， 4.8…，因此，调制的控制数值134可增加压控频率Fvco 变化时的分辨率。而A-i:调制器135已经广泛地应用于锁相回路，此处不再 赘述。
请参照图3E，其所示出为第一种数字控制振荡器示意图。数字控制振荡 器包括偏压电流源组(bias current source, IBIAS)252、 一数字模拟转换矩阵 (digital to analog converting matrix)254、 一电流转电压单元(I-V converter)256、
与一电压控制振荡器258。其中，偏压电流源组252可提供多个电流相异的 电流源至数字模拟转换矩阵254。而数字模拟转换矩阵254接收调制的控制 数值134后，区分为行(column)数值与列(row)数值并可控制偏压电流源组252 中的多个电流源的开启与关闭。而将开启的电流加总后即成为模拟电流信号 255并输入至电流转电压单元256。电流转电压单元256可进一步将模拟电 流信号255转换为模拟电压信号257后输入电压控制振荡器258后产生一输 出振荡信号SDC0142。
请参照图3F，其所示出为第二种数字控制振荡器示意图。数字控制振荡 器包括偏压电流源组252、 一数字模拟转换矩阵254、 一电流控制振荡器 (current control oscillator)259。其中，偏压电流源组252可提供多个电流相异 的电流源至数字模拟转换矩阵254。而数字模拟转换矩阵254接收调制的控 制数值后，区分为行数值与列数值并可控制偏压电流源组中的多个电流源的 开启与关闭。而将开启的电流加总后即成为模拟电流信号255并输入至电流 控制振荡器259。电流控制振荡器259可进一步将模拟电流信号转换为输出 振荡信号SDC0142。
再者，请参照图4其所示出为公知全数字锁相回路的s域模型(s-domainmodel)。其中，相位频率检测与时间转数字电路125的函数为Tref/2 ^乘上 1/ATDC;回路滤波器130的函数为H(s);电压控制振荡器140的函数为 KDCO/s;除频器150的函数为1/N。其中，Tref为参考信号的周期(l/Fref)， ATDC为反相器的传递延迟，KDCO为数字控制振荡器140的一灵敏度调整 常数。
无论是模拟式锁相回路或者全数字锁相回路，在此领域的研究人员皆需 要尽量将锁相回路的 一 回路动态(loop dynamics)以及阻尼因子(damping factor,"维持在固定值(constant)。其中，回路动态二"n/"ref， "n为回路 频宽，co ref为回路操作速度也就是2兀Fref。
于二阶模拟式锁相回路中，"n 。而阻尼因子；。其中，ICH为电荷 泵的输出电流，KVCO为电压控制振荡器的灵敏度调整常数，N为除频器的 除频数，C为回路滤波器中的电容值，R是回路滤波器中的电阻值。
同理，于全数字锁相回路中，"n 。而阻尼因子；。其中，ATDC为 反相器的传递延迟，KDCO为电压控制振荡器的灵敏度调整常数，N为除频 器的除频数，KP数值为比例控制单元240所提供，KI数值为积分控制单元 242所提供、Fref为参考频率。
然而，为了要提供可调整且大范围的数字控制频率FDCO，公知全数字 锁相回路的回路动态以及阻尼因子将无法控制在一固定值。再者，由于工艺、 供应电压、温度的改变，公知全数字相位频率检测与时间转数字电路125中 的反相器会产生大约4倍ATDC的误差，并且数字控制振荡器140也会产生 大约3倍的KDCO变化。再者，比例控制单元240提供的KP数值以及积分 控制单元242提供的KI数值必须由一修剪寄存器(trimming register)来控制， 由于KP数值以及KI数值变化会超过2阶(即100倍)以上。因此，修剪寄存 器的设计会占据全数字锁相回路很大的布局面积(layoutarea)。
请参照图5A与图5B，其所示出于固定的参考信号下全数字锁相回路中 KP数值以及KI数值变化图。由图5A可知，当数字控制频率FDCO由6MHz 变化至400MHz时且为了保持回路参数为6=1 i"n/"ref=l/50， KP数值会 从2-12变化至2-5。同理，当数字控制频率FDCO由6MHz变化至400MHz 时，KI数值会从2-16变化至2-9。而修剪寄存器必须储存数字控制频率FDCO 变化时相对应的KP数值与KI数值。而上述的范例仅是参考信号的频率为固定的情况，当参考信号的频率也会变化时，则须要更多的修剪寄存器来储存 KP数值以及KI数值。
发明内容
本发明提出一种全数字锁相回路，可使得全数字锁相回路不随工艺、供 应电压、温度的改变而变化，并且可轻易地将回路动态以及阻尼因子维持在 固定值。
因此，本发明提出一种全数字锁相回路其中除了主要具锁相功能的主回 路外还包括一个具环路稳定辅助的附回路，其组成包括 一参考信号频率指 示器，接收一参考信号并输出一频率指示数值，其中，该参考信号具有一参 考频率； 一相位频率检测器，比较该参考信号与一除频信号，并输出一相位 差脉冲； 一时间转数字电路，接收该相位差脉冲与多个输出信号，并产生一 相位差数值； 一数字控制器，接收该相位差数值与该频率指示数值，并产生 一控制数值； 一戴尔塔-辛格玛调制器，调制该控制数值成为一调制的控制数 值； 一数字控制振荡器，接收该调制的控制数值，并输出一输出振荡信号， 其中，该输出振荡信号具有一数字控制频率； 一除频器，接收该输出振荡信 号并将该数字控制频率除以一除数后产生该除频信号；以及， 一多相产生器， 接收该输出振荡信号并产生所述多个输出信号，其中，所述多个输出信号之 间具有一固定相位差。
再者，本发明还提出一种全数字锁相回路，包括 一相位频率检测器， 比较一参考信号与一除频信号，并输出一相位差脉冲； 一时间转数字电路， 接收该相位差脉冲与多个输出信号，并产生一相位差数值； 一数字控制器， 接收该相位差数值，并产生一控制数值； 一戴尔塔-辛格玛调制器，调制该控 制数值成为一调制的控制数值； 一数字控制振荡器，接收该调制的控制数值， 并输出一输出振荡信号，其中，该输出振荡信号具有一数字控制频率； 一除 频器，接收该输出振荡信号并将该数字控制频率除以一除数后产生该除频信 号；以及， 一多相产生器，接收该输出振荡信号并产生所述多个输出信号， 其中，所述多个输出信号之间具有一固定相位差。
再者，本发明还提出一种全数字锁相回路，包括 一参考信号频率指示 器，接收一参考信号并输出一频率指示数值，其中，该参考信号具有一参考频率； 一相位频率检测与时间转数字电路，比较该参考信号与一除频信号， 并输出一相位差数值； 一数字控制器，接收该相位差数值与该频率指示数值， 并产生一控制数值； 一戴尔塔-辛格玛调制器，调制该控制数值成为一调制的 控制数值； 一数字控制振荡器，接收该调制的控制数值，并输出一输出振荡 信号，其中，该输出振荡信号具有一数字控制频率；以及， 一除频器，接收 该输出振荡信号并将该数字控制频率除以一除数后产生该除频信号。
为了能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的 详细说明与附图，然而所附附图仅提供参考与说明，并非用来对本发明加以 限制。
图1示出为公知模拟式锁相回路。
图2示出为模拟式锁相回路的s域模型。
图3A示出为公知全数字锁相回路。
图3B示出为公知相位频率检测与时间转数字电路示意图。
参照图3C示出为相位频率检测与时间转数字电路的信号示意图。
图3D示出为数字控制器示意图。
图3E示出为第一种数字控制振荡器示意图。
图3F示出为第二种数字控制振荡器示意图。
图4示出为公知全数字锁相回路的s域模型。
图5A与图5B示出于固定的参考信号下全数字锁相回路中KP数值以及KI 数值变化图。
图6示出为本发明全数字锁相回路。
图7A示出为本发明相位频率检测器与相位差脉冲示意图。
图7B示出为本发明多相产生器示意图。
图7C示出为本发明多相产生器结合时间转数字电路示意图。
图7D示出为本发明参考信号频率指示器结合数字控制器示意图。
图7E示出为数字控制振荡器示意图。
图8A与图8B示出于本发明全数字锁相回路于固定的参考信号下KP数值、 KI数值与输出振荡频率的变化图。图9A与图9B示出于本发明全数字锁相回路于变更参考信号下KP数值以及 KI数值的变化图。
图IOA与图10B示出于本发明全数字锁相回路的阻尼因子、回路动态与输出 振荡频率变化的关系；
并且，上述附图中的附图标记说明如下 10相位频率检测器11参考信号
12相位差信号20 电荷泵
22输出电流25 相位频率检测器结合电荷泵
30回路滤波器32电压控制信号
40电压控制振荡器42输出压控振荡信号
50除频器52除频信号
100锁相回路111参考信号
122相位差数值125相位频率检测与时间转数字电路
130数字控制器132控制数值
134调制的控制数值135 A-X调制器
140数字控制振荡器142 输出振荡信号
150除频器152除频信号
200锁相回路201~20n 反相器
211~-21n D型正反器230 虚拟热感应码边缘检测器
240比例控制单元241 比例数值
242积分控制单元243 积分数值
244第一加法器245 第一数值
246第二加法器248 延迟单元
249延迟数值252 偏压电流源组
254数字模拟转换矩阵255模拟电流信号
256电流转电压单元257模拟电压信号
258电压控制振荡器259 电流控制振荡器
300锁相回路310相位频率检测器
311参考信号
312相位差脉冲320时间转数字电路322相位差数值330数字控制器
332控制数值340A-2调制器
342调制的控制数值350数字控制振荡器
352输出振荡信号360除频器
362除频信号370参考信号频率指示器
372频率指示数值380多相产生器
382输出信号410相位检测器
顿-40m 反相器451~45m D型正反器
460虚拟热感应码边缘检测器
540比例控制单元541比例数值
542积分控制单元543积分数值
544第一加法器545第一数值
546第二加法器548延迟单元
549延迟数值610可编程除频器
60卜40x 反相器611 -61x D型正反器
630虚拟热感应码边缘检;则器
700模拟式锁相回路
具体实施例方式
请参照图6，其所示出为本发明全数字锁相回路。该锁相回路300包括 相位频率检测器(phase frequency detector) 310、时间转数字电路(time to digital circuit,简称TDC)320、数字控制器330、 A-2调制器340、数字控制振荡 器350、除频器360、参考信号频率指示器(reference frequency indicator)370、 以及一多相产生器(multiple phase generator)380。
根据本发明的实施例，多相产生器380接收数字控制振荡器350所产生 的输出振荡信号SDC0352并产生m个输出信号382。其中，m个输出信号 382皆具有相同的数字控制频率FDCO，且每个输出信号382之间具有一固 定相位差。再者，参考信号频率指示器370可接收参考信号Sref311，并且 根据参考频率Fref的变化产生一频率指示数值(frequency indicating value)372 至数字控制器330用以控制数字控制器中的KP数值以及KI数值。而本发明全数字锁相回路的300的说明如下
具有一参考频率Fref的参考信号Sref311例如由一参考振荡器(未示出) 所产生，并且，参考信号Sref311与一除频信号Sfd362同时输入相位频率检 测器310后产生一相位差脉冲(phase difference pulse)312。而时间转数字电路 320可接收该相位差脉冲312与m个输出信号382后产生一相位差数值322。 接着，数字控制器330接收该相位差数值322与频率指示数值372后产生一 控制数值332。而A - 2调制器340调制控制数值332成为一调制的控制数值 342。而数字控制振荡器350根据调制的控制数值342进而产生一输出振荡 信号SDC0352,且该输出振荡信号SDC0352具有一数字控制频率FDCO。 而除频器360可接收输出振荡信号SDC0352并除以整数的N倍后产生该除 频信号Sfd362用以输入至相位频率检测器310，故此锁相回路可获得 FDCO=N*Fref。其中，全数字锁相回路300中的数字控制器330可仿真成为 一数字回路滤波器(digital loop filter),且△ - 2调制器340的用途是在增加压 控频率Fvco变化时的分辨率(resolution)。其中，本发明全数字锁相回路300 中的相位差数值322、控制数值332、调制的控制数值342、频率指示数值 372皆是数字数值。
请参照图7A，其所示出为本发明相位频率检测器示意图。相位频率检 测器310接收参考信号Sref与除频信号Sfd后产生相位差脉冲。由图7A可 知，当除频信号Sfd的上升沿发生时，相位差脉冲由低电平转换至高电平； 当参考信号Sref的上升沿发生时，相位差脉冲由高电平转换至低电平。
请参照图7B，其所示出为本发明多相产生器示意图。多相产生器是由一 延迟锁回路(delay locked loop,以下简称DLL)来实现。此DLL包括一相位检 测器(phase detector)410、与m个反相器401 40m。其中，m个反相器4t)l 40m 串接，第一个反相器401接收输出振荡信号SDC0352。而相位检测器410 接收输出振荡信号SDC0352与最后一个反相器40m输出的第m个相位信号 (①m)后产生一控制电压Vctrl至m个反相器401 40m的控制端(control terminal)用以控制m个反相器401 40m的延迟时间。因此，DLL 400即可以 产生m个相位信号Ol 0)m，且m相位信号之间①l ①m具有一固定相位差，
而每个反相器之间的延迟时间ATDC以及该固定相位差也不会随着工艺、供 应电压、温度改变。而上述m个相位信号即为多相产生器380所产生的m个输出信号382。
请参照图7C，其所示出为本发明多相产生器结合时间转数字电路示意 图。时间转数字电路包括m个D型正反器451 45m、与一虚拟热感应码边 缘检测器460。其中，每个D型正反器451~45m信号输入端(D)接收相对应 反相器401 40m输出的相位信号O l~(Dm，每个D型正反器的频率输入端接 收相位差脉冲312，而奇数的D型正反器的反相输出端(^)连接至虚拟热感 应码边缘检测器460，偶数的D型正反器的正相输出端(g)连接至虚拟热感 应码边缘检测器460。因此，m个D型正反器401 40m可输出m个位的信 号Q[l] Q[m]。因此，虚拟热感应码边缘检测器460即可将m个位的信号 Q[l] Q[m]转换成为相位差数值322。
请参照图7D，其所示出为本发明参考信号频率指示器结合数字控制器 示意图。参考信号频率指示器370包括x个反相器(inverter)601 60x、 x个D 型正反器611 61x、与一虚拟热感应码边缘检测器630。其中，x个反相器 601~60x串接成一延迟链(dday chain),而第一个反相器601输入端接收参考 信号Sref;每个D型正反器611 61x信号输入端(D)，连接至相对应反相器 601~60x的输出端invl invx，每个D型正反器的频率输入端连接至反相的参 考信号(&)，而奇数的D型正反器的反相输出端(Q)连接至虚拟热感应码边 缘检测器630，偶数的D型正反器的正相输出端(2)连接至虚拟热感应码边 缘检测器630。因此，根据Q[l] Q[x]的数值即可以得知参考频率Fref的变 化。而虚拟热感应码边缘检测器230接收x个位的信号Q[l] Q[x]后即可转 换成为频率指示数值372。
再者，数字控制器包括一比例控制单元540、 一积分控制单元542、 一 第一加法器544、 一第二加法器546、与一延迟单元(Z-')548。其中，比例控 制单元540可接收相位差数值322并乘上一 KP数值后输出一比例数值541; 积分控制单元542可接收相位差数值322并乘上一 KI数值后输出一积分数 值543;延迟单元(Z-')548可接收控制数值322并输出一延迟数值549;第 一加法器544将延迟数值549加上积分数值543后成为一第一数值545;以 及，第二加法器546将第一数值545加上比例数值541后成为控制数值322。 因此，数字控制器即可仿真成数字回路滤波器。再者，比例控制单元540中 的KP数值与积分控制单元542中的KI数值是受控于参考信号频率指示器570输出的频率指示数值372。也就是说，KP数值与KI数值是随着参考频 率的变化而变化，因此，可大幅减少公知修剪寄存器的数目并且使得布局面 积降低。
请参照图7E，其所示出为数字控制振荡器示意图。数字控制振荡器包括: 一模拟式锁相回路700、与 一 可编程除频器(programmable frequency divider)610。其中，模拟式锁相回路700相同于图1模拟式锁相回路的架构， 因此不再赘述。而模拟式锁相回路700可输出具有一压控频率Fvco的一输 出压控振荡信号Svco。而可编程除频器610可接收调制的控制数值，并根据 调制的控制数值来改变可编程除频器的除数，使得压控频率Fvco除以可编 程除频器的除数后产生具有一数字控制频率FDCO的输出振荡信号 SDC0352。此新型数字控制振荡器所对应的灵敏度调整常数为 ^^。=, = ^^，其中M为模拟式锁相回路700的除频数，而L为可编
程除频器的除频数。由于M与L皆为设计的数字所以不随工艺、供应电压、 温度的改变而改变，即是KDCO为一设计定值。
当然，本发明的全数字锁相回路并未限定数字控制振荡器。也就是说， 除了图7E的数字控制振荡器之外，也可以使用图3D与图3E中的数字控制 振荡器来实现本发明的全数字锁相回路。
再者，于全数字锁相回路中，"n:
<formula>formula see original document page 19</formula>
也正比于由图7D可知，KP数值与KI数值受控于频率指示数值372，因此，参 考频率Fref可正比于KI数值。最终，可获得回路动态="n/"ref为一个定 值；且阻尼因子；也是一个定值。
请参照图8A与图8B，其所示出本发明全数字锁相回路于固定的参考信 号下KP数值、KI数值与输出振荡频率的变化图。由图8A可知，当数字控 制频率FDCO由6MHz变化至400MHz时，KP数值与KI数值皆可维持在一 固定值，也就是说，本发明全数字锁相回路300中数字控制器330内的KP 数值以及KI数值无关于数字控制频率FDCO的变化。
请参照图9A与图9B，其所示出于本发明全数字锁相回路于变更参考信 号下KP数值以及KI数值的变化图。由图9A可知，当参考频率Fref由 O.OlMHz变化至lOMHz时，KP数值与KI数值会随着参考频率的增加而增 加。
请参照图IOA与图IOB，其所示出于本发明全数字锁相回路的阻尼因子、 回路动态与输出振荡频率变化的关系。很明显地，阻尼因子与回路动态皆为 定值，也就是说，阻尼因与回路动态数不会随着输出振荡频率变化而改变。
再者，相较于公知全数字锁相回路，本发明的全数字锁相回路新增加一 参考信号频率指示器370、以及一多相产生器380。当然，在此领域的技术
人员也可以仅利用参考信号频率指示器以及多相产生器其中之一，并运用于 公知全数字锁相回路一样可以增进全数字锁相回路的效率。
综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本 发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作 各种更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围 为准。
权利要求
1. 一种全数字锁相回路，包括一参考信号频率指示器，接收一参考信号并输出一频率指示数值，其中，该参考信号具有一参考频率；一相位频率检测器，比较该参考信号与一除频信号，并输出一相位差脉冲；一时间转数字电路，接收该相位差脉冲与多个输出信号，并产生一相位差数值；一数字控制器，接收该相位差数值与该频率指示数值，并产生一控制数值；一戴尔塔-辛格玛调制器，调制该控制数值成为一调制的控制数值；一数字控制振荡器，接收该调制的控制数值，并输出一输出振荡信号，其中，该输出振荡信号具有一数字控制频率；一除频器，接收该输出振荡信号并将该数字控制频率除以一除数后产生该除频信号；以及一多相产生器，接收该输出振荡信号并产生所述多个输出信号，其中，所述多个输出信号之间具有一固定相位差。
2. 如权利要求1所述的全数字锁相回路，其中该参考信号频率指示器包括x个反相器串接，且第一个反相器的输入端接收该参考信号；x个D型正反器，所述D型正反器的输入端个别连接至相对应所述反相器的输出端，所述D型正反器的频率输入端接收反向的该参考信号；以及 一虚拟热感应码边缘检测器，连接至所述D型正反器中奇数目D型正反器的反相输出端以及所述D型正反器中偶数目D型正反器的正相输出端，并产生该频率指示数值。
3. 如权利要求1所述的全数字锁相回路，其中该多相产生器包括 m个反相器串接，且所述m个反相器输出端可产生m个相位信号，且所述m个相位信号即为所述多个输出信号，其中第一个反相器的输入端接收 该输出振荡信号，最后一个反相器输出端输出一第m个相位信号；以及 一相位检测器，比较该输出振荡信号与该第m个相位信号后产生一控制电压至该m个反相器的控制端。
4. 如权利要求1所述的全数字锁相回路，其中该时间转数字电路包括m个D型正反器，所述D型正反器的输入端个别连接至相对应的所述 多个输出信号，所述D型正反器的频率输入端接收该相位差脉冲；以及一虚拟热感应码边缘检测器，连接至所述D型正反器中奇数目D型正 反器的反相输出端以及所述D型正反器中偶数目D型正反器的正相输出端， 并产生该相位差数值。
5. 如权利要求1所述的全数字锁相回路，其中该数字控制器包括 一比例控制单元，接收该相位差数值并乘上一 KP数值后输出一比例数值，其中，该KP数值受控于该频率指示数值；一积分控制单元，接收该相位差数值并乘上一 KI数值后输出一积分数 值，其中，该KI数值受控于该频率指示数值；一延迟单元，接收该控制数值并输出一延迟数值；一第一加法器，将该延迟数值加上该积分数值成为一第一数值；以及 一第二加法器，将该第一数值加上该比例数值后成为该控制数值。
6. 如权利要求1所述的全数字锁相回路，其中该数字控制振荡器包括一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟 电流信号；一电流转电压单元，接收该模拟电流信号并转换为一模拟电压信号；以及一电压控制振荡器，接收该模拟电压信号并转换为该输出振荡信号。
7. 如权利要求1所述的全数字锁相回路，其中该数字控制振荡器包括 一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟 电流信号；以及一电流控制振荡器，接收该模拟电流信号并转换为该输出振荡信号。
8. 如权利要求1所述的全数字锁相回路，其中该数字控制振荡器包括一模拟式锁相回路，可产生具一压控频率的一输出压控振荡信号；以及一可编程除频器，接收该调制的控制数值并产生一除数使得该输出压控 振荡信号的该压控频率被除以该除数后产生该输出振荡信号。
9. 一种全数字锁相回路，包括一相位频率检测器，比较一参考信号与一除频信号，并输出一相位差脉冲；一时间转数字电路，接收该相位差脉冲与多个输出信号，并产生一相位差数值；一数字控制器，接收该相位差数值，并产生一控制数值； 一戴尔塔-辛格玛调制器，调制该控制数值成为一调制的控制数值； 一数字控制振荡器，接收该调制的控制数值，并输出一输出振荡信号，其中，该输出振荡信号具有一数字控制频率；一除频器，接收该输出振荡信号并将该数字控制频率除以一除数后产生该除频信号；以及一多相产生器，接收该输出振荡信号并产生所述多个输出信号，其中，所述多个输出信号之间具有一固定相位差。
10. 如权利要求9所述的全数字锁相回路，其中该多相产生器包括m个反相器串接，且该m个反相器输出端可产生m个相位信号，且该m 个相位信号即为所述多个输出信号，其中第一个反相器的输入端接收该输出 振荡信号，最后一个反相器输出端输出一第m个相位信号；以及一相位检测器，比较该输出振荡信号与该第m个相位信号后产生一控制 电压至该m个反相器的控制端。
11. 如权利要求9所述的全数字锁相回路，其中该时间转数字电路包括 m个D型正反器，所述D型正反器的输入端个别连接至相对应的所述多个输出信号，所述D型正反器的频率输入端接收该相位差脉冲；以及一虚拟热感应码边缘检测器，连接至所述D型正反器中奇数目D型正 反器的反相输出端以及所述D型正反器中偶数目D型正反器的正相输出端， 并产生该相位差数值。
12. 如权利要求9所述的全数字锁相回路，其中该数字控制器包括 一比例控制单元，接收相位差数值并乘上一 KP数值后输出一比例数值，其中，该KP数值受控于该频率指示数值；一积分控制单元，接收相位差数值并乘上一 KI数值后输出一积分数值， 其中，该KI数值受控于该频率指示数值；一延迟单元，接收该控制数值并输出一延迟数值；一第一加法器，将该延迟数值加上该积分数值成为一第一数值；以及一第二加法器，将该第一数值加上该比例数值后成为该控制数值。
13.如权利要求9所述的全数字锁相回路，其中该数字控制振荡器包括 一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟 电流信号；一电流转电压单元，接收该模拟电流信号并转换为一模拟电压信号；以及一电压控振荡器，接收该模拟电压信号并转换为该输出振荡信号。
14.如权利要求9所述的全数字锁相回路，其中该数字控制振荡器包括 一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟 电流信号；以及一电流控制振荡器，接收该模拟电流信号并转换为该输出振荡信号。
15. 如权利要求9所述的全数字锁相回路，其中该数字控制振荡器包括 一模拟式锁相回路，可产生具一压控频率的一输出压控振荡信号；以及 一可编程除频器，接收该调制的控制数值并产生一除数使得该输出压控振荡信号的该压控频率被除以该除数后产生该输出振荡信号。
16. —种全数字锁相回路，包括一参考信号频率指示器，接收一参考信号并输出一频率指示数值，其中， 该参考信号具有一参考频率；一相位频率检测与时间转数字电路，比较该参考信号与一除频信号，并 输出一相位差数值；一数字控制器，接收该相位差数值与该频率指示数值，并产生一控制数值；一戴尔塔-辛格玛调制器，调制该控制数值成为一调制的控制数值； 一数字控制振荡器，接收该调制的控制数值，并输出一输出振荡信号，其中，该输出振荡信号具有一数字控制频率；以及一除频器，接收该输出振荡信号并将该数字控制频率除以一除数后产生该除频信号。
17. 如权利要求16所述的全数字锁相回路，其中该参考信号频率指示器 包括x个反相器串接，且第一个反相器的输入端接收该参考信号；x个D型正反器，所述D型正反器的输入端个别连接至相对应所述反相器的输出端，所述D型正反器的频率输入端接收反向的该参考信号；以及 一虚拟热感应码边缘检测器，连接至所述D型正反器中奇数目D型正反器的反相输出端以及所述D型正反器中偶数目D型正反器的正相输出端，并产生该频率指示数值。
18. 如权利要求16所述的全数字锁相回路，其中该相位频率检测与时间 转数字电路包括n个反相器串接，且第一个反相器的输入端接收该除频信号；n个D型正反器，所述D型正反器的输入端个别连接至相对应所述反相器的输出端，所述D型正反器的频率输入端接收反向的该参考信号；以及 一虚拟热感应码边缘检测器，连接至所述D型正反器中奇数目D型正反器的反相输出端以及所述D型正反器中偶数目D型正反器的正相输出端，并产生该相位差数值。
19. 如权利要求16所述的全数字锁相回路，其中该数字控制器包括 一比例控制单元，接收相位差数值并乘上一 KP数值后输出一比例数值，其中，该KP数值受控于该频率指示数值；一积分控制单元，接收相位差数值并乘上一 KI数值后输出一积分数值，其中，该KI数值受控于该频率指示数值；一延迟单元，接收该控制数值并输出一延迟数值；一第一加法器，将该延迟数值加上该积分数值成为一第一数值；以及一第二加法器，将该第一数值加上该比例数值后成为该控制数值。
20. 如权利要求16所述的全数字锁相回路，其中该数字控制振荡器包括: 一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟电流信号；一电流转电压单元，接收该模拟电流信号并转换为一模拟电压信号；以及一电压控振荡器，接收该模拟电压信号并转换为该输出振荡信号。
21. 如权利要求16所述的全数字锁相回路，其中该数字控制振荡器包括 一偏压电流源组，可提供电流相异的多个电流源；一数字模拟转换矩阵，接收该调制的控制数值并区分为一行数值与一列 数值用以开启该偏压电流源组中部分所述多个电流源，且可加总成为一模拟 电流信号；以及一电流控制振荡器，接收该模拟电流信号并转换为该输出振荡信号。
22. 如权利要求16所述的全数字锁相回路，其中该数字控制振荡器包括 一模拟式锁相回路，可产生具一压控频率的一输出压控振荡信号；以及 一可编程除频器，接收该调制的控制数值并产生一除数使得该输出压控振荡信号的该压控频率被除以该除数后产生该输出振荡信号。
全文摘要
本发明涉及一种全数字锁相回路，其包括参考信号频率指示器，接收具参考频率的参考信号并输出频率指示数值；相位频率检测器，比较参考信号与除频信号，并输出相位差脉冲；时间转数字电路，接收相位差脉冲与多个输出信号，并产生相位差数值；数字控制器，接收相位差数值与频率指示数值，并产生控制数值；Δ-∑调制器，调制控制数值成为调制的控制数值；数字控制振荡器，接收调制的控制数值，并输出具数字控制频率的输出振荡信号；除频器，将数字控制频率除以除数后产生除频信号；以及，多相产生器，接收输出振荡信号并产生具一固定相位差的输出信号。本发明的锁相回路不随工艺、供应电压等改变而变化，可将回路动态及阻尼因子维持在固定值。
文档编号H03L7/18GK101420226SQ200810185918
公开日2009年4月29日 申请日期2008年12月16日 优先权日2008年12月16日
发明者陈俊亮 申请人:凌阳科技股份有限公司