全数字低频锁相环的制作方法
【技术领域】
[0001]本发明涉及一种数字锁相环技术，尤其涉及一种全数字低频锁相环。
【背景技术】
[0002]锁相环的应用越来越广泛，它经历了模拟锁相环路技术和数字锁相环路技术时代，直至发展到今天的智能锁相环路技术。
[0003]模拟锁相环的各个部件都是由模拟电路实现，一般由鉴相器、环路滤波器、压控振荡器等3部分组成，其中鉴相器用来鉴别输入信号与输出信号之间的相位差，并输出电压误差，其噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的压控电压，其作用于压控振荡器的结果是把它的输出振荡频率拉向环路输入信号频率，当二者相等时，即完成锁定。
[0004]与模拟锁相环相比，数字锁相环中的误差控制信号是离散的数字信号，而不是模拟电压，因此受控的输出电压的改变是离散的而不是连续的。另外，环路组成部件也全用数字电路实现，改善了模拟锁相环稳定性差的问题。随着数字技术的发展，出现了智能锁相环路技术。智能锁相环在单片FPGA中就可以实现。随着应用领域的不断扩大，在低频率范围内的需求也日益增多，在实际应用中输入信号频率低于ΙΚΗζ，有的甚至低至1Hz(如GPS秒脉冲的频率)。在这种情况下，现有的比较成熟的锁相环就不能满足要求了。
[0005]当输入时钟脉冲频率低，锁相环追踪速度就比较慢，这样就需要利用相位差信息来提高追踪速度。如GPS秒信号的频率为1Hz。以最坏的情况下计算，相位差为，即输入时钟和本地估算时钟相差0.5s。如果以锁相环每次调整lus，同相需要500000s。如果每次调整过多，锁相时精度达不到要求。
[0006]时钟抖动在低频信号中的影响比较明显。对于ΙΚΗζ的低频信号，即使时钟抖动只占信号周期的0.1%，也会出现lus的偏差。这样的时钟抖动会导致锁相环试图跟踪，使锁相环的输出出现抖动。
[0007]低频信号的鉴相周期较长，很难实现在这么长时间内电荷栗存储的电荷不流失。因此现有的商用锁相环无法用于这样的低频时钟信号。另外低频信号的时钟抖动可能达到lus以上，这些时钟抖动是需要滤除的。
【发明内容】
[0008]针对上述问题，本发明提供一种能够在较短时间内实现对时钟信号的锁定并对时钟信号的时钟抖动有较强的滤除作用的全数字低频锁相环。
[0009]本发明的一种全数字低频锁相环，包括同时接收参考时钟和本地时钟信号并输出相位差及相位超前滞后信号的数字鉴相器、与所述数字鉴相器输出端相连接收相位差并根据相位差输出相应加减脉冲串的数字环路滤波器、与所述数字环路滤波器输入端相连检测所述环路滤波器的随机徘徊计数器的进位信号并输出控制锁相环是否锁定的控制信号的锁定检测器、与所述数字环路滤波器及所述锁定检测器输出端相连接受加减脉冲串和相位超前滞后控制信号调节并输出时钟频率相位的数字压控振荡器。
[0010]其中，所述数字鉴相器为改进型边沿控制鉴相器；所述数字鉴相器包括接收参考时钟信号的第一数字触发器、接收本地时钟信号的第二数字触发器、同时与所述第一数字触发器和第二数字触发器相连的逻辑门A、与所述逻辑门A相连并输出相位差的异或门；所述数字鉴相器还包括输入端与所述第一数字触发器相连的逻辑门B以及输入端与所述第二数字触发器相连的逻辑门C ;所述逻辑门B的输出端与所述逻辑门C的输入端相连；所述逻辑门C的输出端与所述逻辑门B的输入端相连；所述数字鉴相器还包括输入端与所述逻辑门B的输出端相连并输出香味超前滞后信号的逻辑门D以及所输入端与所述逻辑门C的输出端相连的逻辑门E ;所述逻辑门D的输出端与所述逻辑门E的输入端相连；所述逻辑门E的输出端与所述逻辑门D的输入端相连。
[0011]此外，所述锁定检测器包括检测所述数字环路滤波器的随机徘徊计数器的进位信号的计数器。
[0012]采用本发明的全数字低频锁相环，可以明显的提高追踪速度，锁相时也能满足精度要求，同时，避免锁相环的输出抖动。
【附图说明】
[0013]图1是本发明的全数字低频锁相环与时钟信号连接的组成框图示意图；
[0014]图2是本发明的全数字低频锁相环采用的数字鉴相器的组成框图示意图；
[0015]图3是本发明的全数字低频锁相环采用的数字鉴相器输出超前滞后信号为高时的波形分析图；
[0016]图4是本发明的全数字低频锁相环采用中的数字鉴相器输出超前滞后信号为低时的波形分析图；
[0017]图5是本发明的全数字低频锁相环采用的锁定检测器的电路示意图。
【具体实施方式】
[0018]如图1所示，本发明的一种全数字低频锁相环，包括同时接收参考时钟和本地时钟信号并输出相位差及相位超前滞后信号的数字鉴相器、与所述数字鉴相器输出端相连接收相位差并根据相位差输出相应加减脉冲串的数字环路滤波器、与所述数字环路滤波器输入端相连检测所述环路滤波器的随机徘徊计数器的进位信号并输出控制锁相环是否锁定的控制信号的锁定检测器、与所述数字环路滤波器及所述锁定检测器输出端相连接受加减脉冲串和相位超前滞后控制信号调节并输出时钟频率相位的数字压控振荡器。
[0019]其中，如图2所示，所述数字鉴相器为改进型边沿控制鉴相器；所述数字鉴相器包括接收参考时钟信号的第一数字触发器、接收本地时钟信号的第二数字触发器、同时与所述第一数字触发器和第二数字触发器相连的逻辑门A、与所述逻辑门A相连并输出相位差的异或门；所述数字鉴相器还包括输入端与所述第一数字触发器相连的逻辑门B以及输入端与所述第二数字触发器相连的逻辑门C ;所述逻辑门B的输出端与所述逻辑门C的输入端相连；所述逻辑门C的输出端与所述逻辑门B的输入端相连；所述数字鉴相器还包括输入端与所述逻辑门B的输出端相连并输出香味超前滞后信号的逻辑门D以及所输入端