半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，尤其涉及一种有效应用
于面向便携设备的系统LSI或者微型处理器的技术。
背景技术：
近年来，随着半导体工艺技术的进步，最小加工尺寸的微细化更加进步。其结果是装载在一块芯片上的晶体管数量增多，计算机的主要功能被嵌入到一块芯片上的SoC ( System on a Chip:系统级芯片)日益普及。SoC将微型处理器、接口控制器、多媒体信号处理器、存储器等功能块(block)集成在一块芯片上。加速这种集成化，由此安装所需的面积缩小，与具有同等功能的由多块芯片形成的系统相比，还能够明显抑制成本。其另一方面，在加速高集成化的SoC中，产生功耗增加的问题。功耗的增加使芯片的热产生量增加，使芯片的可靠性降低。另外，在便携设备等中，使电池驱动时间减少。集成在芯片上的晶体管数量的增加、伴随微细化而晶体管的漏电流的增加、以及工作频率的提高是使功耗增加的主要原因。
功耗的种类能够分为DC电力(DC功率)和AC电力(AC功率)这两种。由于漏电流而即使在电路不进行工作的状态下如果提供电源电压则DC电力也被消耗。另一方面，AC电力是晶体管的充放电电力，在电路进行工作时被消耗(工作时电力)。为了减少功耗，同时减少DC电力和AC电力较重要，j旦是，下面关注DC电力，说明以往提出的减少(功耗)方法。
SoC是根据每个功能分割的电源块的集合体。如果观察某个瞬间内的SoC的工作状态，则不是所有的电路都在进行工作。这是由于仅用于执行应用程序所需的电源块进行工作即可。因此，切断对不使用的电源块的电源提供，由此能够消除其电源块的漏电流。例如在专利文献1中说明了本方法。
另一方面，还提出了如下方法不切断电源而将组合电路的输入值强制性地设定为某个值，据此来减少漏电流。本方法利用扫描
链(scan chain)来设定组合电路的输入值以减少漏电流。该方法是利用了芯片的漏电流依存于输入到组合电路的输入端子的信号的值而改变的方法。例如，如果是2输入的与门，则依存于输入向量(OO、10、 01、 11)而流动的漏电流不同。也就是说，在休眠时等情况下，如果能够在组合电路中直接设定漏电流变少那样的输入向量，则能够减少DC电力即漏电流。
另一方面，无法直接控制成为组合电路的输入值的、时序电路的触发器输出值。因此，对触发器的数据输入端子附加多路复用器，形成与通常的通路不同的、对触发器彼此之间进行串联连接的通路(扫描链)。根据扫描控制信号，以通常通路和扫描链通路切换触发器的数据输入源，由此能够直接控制触发器的值。也就是说，利用该扫描链，设定存在于通常通路的组合电路的输入向量，减少漏电流。通常，扫描链是为了容易测试而附加的通路，但在此特征在于使用该扫描链来减少漏电流。在专利文献2、 3、 4中记载了本方法。
专利文献1:日本特开2003 - 218682号公报专利文献2:日本特开2006 - 220433号公报专利文献3:日本特开2005 - 210009号公才艮专利文献4:日本特开2005 - 086215号公报

发明内容
但是，在上述专利文献2、 3、 4中记载了 SoC单体功能块电平的利用了扫描链的漏电流控制方法及其结构，但是没有提及SoC整体中的扫描链的结构及其控制方法。
即，首先在装载了多个功能块的SoC中，为了减少漏电流而使用的扫描链的优选结构并不明确。对扫描链的向量输入时间依存于 一条扫描链内的触发器的级数。即，触发器的级数越多，向量的输 入时间越长。为了缩短向量输入时间，优选成为如下那样的扫描链
结构在执行应用程序时，仅能够对非工作块(block)输入向量。
但是，通常的扫描链结构没有考虑这种执行应用程序时的功能块之 间的工作/非工作状态。在这种情况下，也对工作中的功能块输入向
量，因此用于输入向量的开销(overhead)时间较多。
其次，其他低功耗方法即电源切断控制、时钟选通控制之间的
灵活运用并不明确。在此，考虑执行应用程序时的功能块之间的工
作/非工作状态，也应该将各功能块设定为适当的低功耗状态。由此，
能够发挥最大的漏电流减少效果。
根据如上所述情况，本发明的目的在于提供一种在装载了多个
功能块的SoC中对减少由于输入向量而产生的漏电流的方法最佳的
扫描链结构及其控制方法。
根据本说明书的记载以及附图来明确本发明的上述以及其他目
的和新的特征。
简单说明本申请公开的发明中的代表性技术方安的概要如下。 即特征在于，具有第一电源块，具有第一功能块和第二功能 块，其中，该第一功能块具有第一触发器、第二触发器以及第一组 合电路，该第二功能块具有第三触发器、第四触发器以及第二组合 电路；第一扫描链，包含上述第一触发器和上述第二触发器；以及 第二扫描链，包含上述第三触发器和上述第四触发器，能够设定为 如下模式中的任一种模式第一模式，切断向上述第一电源块提供 的电源；第二模式，通过上述第一扫描链输入使上述第一组合电路 成为漏电流比不输入的状态小的状态的第一向量，然后，切断输入 到上述第一功能块的第一时钟信号；以及第三模式，不进行上述第 一向量的输入而仅切断上述第一时钟信号。
或者特征在于，具有第一电源块，具有第一功能块和第二功 能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功能块具有第三触发器、第四触发器以及第二组
合电路；第一开关，用于向上述第一电源块提供电源；第一寄存器， 用于控制上述第一开关；第二寄存器，具有用于设定是否对上述第 一功能块输入第一时钟信号的第一位、和用于设定是否对上述第二 功能块输入第二时钟信号的第二位；第一扫描链，包含上述第一触 发器和上述第二触发器；第二扫描链，包含上述第三触发器和上述 第四触发器；以及第三寄存器，具有用于设定是否输入为了使上述 第一组合电^各成为漏电流比不输入的状态小的状态而通过上述第一 扫描链输入的第 一向量的第三位、和用于设定是否输入用为了使上 述第二组合电路成为漏电流比不输入的状态小的状态而通过上述第 二扫描链输入的第二向量的第四位。
或者特征在于，具有第一电源块，具有第一功能块和第二功 能块，其中，该第一功能块具有第一触发器、第二触发器以及第一 组合电路，该第二功能块具有第三触发器、第四触发器以及第二组 合电路；第一开关，用于设定可否向上述第一电源块提供电源；第 一寄存器，用于控制上述第一开关；第一扫描链，包含上述第一触 发器和上述第二触发器；第二扫描链，包含上述第三触发器和上述 第四触发器；以及第二寄存器，具有用于设定是否对上述第一功能 块输入第一时钟信号的第一位、用于设定是否对上述第二功能块输 入第二时钟信号的第二位、以及用于设定是否输入第一向量和第二 向量的第三位，其中，上述第一向量是为了使上述第一组合电路成 为低漏电流状态而通过上述第一扫描链输入的，上述第二向量是为 了使上述第二组合电路成为低漏电流状态而通过上述第二扫描链输 入的。
简单说明通过本申请公开的发明中的代表性技术方案得到的效 果如下。
在作为功能块的集合体的SoC中，能够减少执行应用程序时的
漏电〗危。


图1是表示本发明的半导体集成电路器件的第一实施方式中的
SoC结构一例的图。
图2是表示本发明的半导体集成电路器件的第一实施方式中的 电源块内的扫描链结构 一 例的图。
图3是表示本发明的半导体集成电路器件的第一实施方式中的 旁路(bypass)电路结构一例的图。
图4是表示本发明的半导体集成电路器件的第一实施方式中的 旁路电路结构一例的图。
图5是表示本发明的半导体集成电路器件的第一实施方式中的 旁路电路结构一例的图。
图6是表示本发明的半导体集成电路器件的第一实施方式中的 功能块电路结构一例的图。
图7是表示本发明的半导体集成电路器件的第一实施方式中的 选择器电路结构一例的图。
图8是表示本发明的半导体集成电路器件的第一实施方式中的 电源切断控制部 一 例的图。
图9是表示本发明的半导体集成电路器件的第一实施方式中的 时钟控制部一例的图。
图IO是表示本发明的半导体集成电路器件的第一实施方式中的 向低漏电流状态转变的流程图 一例的图。
图11是表示作为时钟信号的其他输入方式而输入了时钟 CLK1—Bl和CLK1—B2的功能块BL一B的电^各结构的图。
图12是第 一 实施方式的扫描向量输入选择器的电路结构图。
图13是第一实施方式的电源切断控制部的电路结构图。
图14是第一实施方式的时钟控制部的电路结构图。
图15是表示时钟选通用寄存器CLKSTP—REG的其他结构例的图。
图16是表示第一实施方式的实施应用程序时的向低漏电流状态
13转变的工作的流程图。
图17是图16的工作的时序图。
具体实施例方式
下面，参照

用于实施本发明的优选方式。其中，对相 同结构要素标记相同的参照序号并省略其说明。首先，说明各个电 路结构之后，说明控制方法。
在图1中示出本发明第一实施方式的半导体集成电路的主要部
分。图1中的电路并没有特别进行限制，可利用形成公知的CMOS (互补型MOS晶体管)、双极晶体管等的半导体集成电路技术来形 成在单晶硅那样的一块半导体衬底上。
系统级芯片SoC由向量提供部VEC、时钟控制部CLK、电源切 断控制部PWR 、电源块Areal AreaN 、扫描向量输入选择器 SVS1 SVSN、电源开关PSW1 PSWN、定时器TMR、随机访问存储 器RAM、只读存储器ROM、总线判优器ARB、中断控制器INTA、 内部总线BUS、扫描输入(scan-in )用焊盘SI1 SIN、扫描输出(scan-out) 用焊盘S01 SON、扫描使能焊盘SE构成。另外，VO是来自向量提 供部VEC的输出信号组、CK是来自时钟控制部CLK的时钟信号组、 VIE是来自时钟控制部CLK的向量使能信号组、PSS是来自电源切 断控制部PWR的电源开关控制信号组、SVS1S SVSNS是分别来自 扫描向量输入选择器SVS 1 SVSN的输出信号组。在向量提供部VEC 中，能够将使各功能块转变为低漏电流状态的向量提供给各功能块。 向量提供部VEC由RAM、 ROM、熔丝、非易失性存储器等构成。 如图1所示，对每个电源块形成扫描链的单位，由此能够在短时间 内转变为低功耗状态，以下对其进行说明。
图2示出本发明第一实施方式的电源块的电路结构。在此，以 图1的Areal为例进行说明，但是当然其他电源块也是与Areal相同 的电路结构。
电源块Areal由OR门21 1 21 3、旁3各电路D1、 D2a、 D2b、D3、功能块BL—A、 BL_B、 BL—C构成。另外，VIE1—A VIE1—C是 向量使能信号组VIE之中输入到电源块Areal的信号， CLKl—A CLK1_C是时钟信号组CK之中输入到电源块Areal的信 号。在此，电源块被规定作为如下单位，即根据与电源切断控制部 PWR内的该电源块对应的位、由电源开关PSW1 PSWN之中对应的 开关来控制电源的单位。另外，功能块被规定作为如下单位，即根 据设置在CLK内的CLKSTP—REG内的与该功能块对应的位来切断 内部时钟的单位。在此，在本申请的发明中，作为对应的位假设为1 位，但是并不限于此，也可以采用发挥相同效果的其他结构。例如， 也可以使各个功能块对应2位以上。这样，在电源块内设置多个功 能块，由此可以对每个功能块切断CLK，能够实现粒度更小单位的 控制，具有能够进一步降低功耗这样的优点。
S21—1 S21_3分别是向量使能信号VIEl—A VIE1—C和扫描使能 焊盘SE的逻辑或值。在图2中，功能块的数量为三个，但是不限于 三个，有时包含两个以上的多个。另外，在图2中来自扫描向量输 入选择器SVS1的输出信号组SVS1S被图示为一条，但是也可以是 多条。根据这种结构，能够将本来用于测试的扫描链作为用于输入 低漏电向量的电路来使用，因此具有不增加面积而设置输入低漏电 向量输入的通路这样的优点。另外，还具有如下优点能够通过扫 描使能焊盘SE而从外部容易地控制测试模式和低漏电向量输入的 模式。
图3示出旁路电路的其他电路结构。在此，不设置旁路电路D2b, 而输入到D2a的信号被输出到功能块BL—B或者旁路电路D3,输入 到功能块BL—B的电路被直接输出到BL—C，对旁路电路D3输出来 自旁路电路BL—B或者功能块BL—C的信号。在这种电路结构中，必 须向BL—C输入低漏电向量，因此存在转换为抵功耗状态之前的开 销时间较长这样的缺点，但是具有如下效果旁路电路的个数减少， 有利于减少面积。
图4示出本发明第一实施方式的旁路电路D1的电路结构。旁路
15电路Dl由反相器INVA、通路晶体管PTHA、 PTHB构成。在S21—1 为'l，时，PTHA导通，PTHB截止，SVS1S的信号被输出到SD1。 在S21—1为'0，时，PTHA截止，PTHB导通，SVS1S的信号被旁路 到SD1B。旁路电路D1被设置作为电源块的初级的旁路电路。
图5示出本发明第一实施方式的旁路电路D2a的电路结构。旁 路电路Dl由反相器INVB、 INVC、通路晶体管PTHC PTHF构成。 在S21—1为'l，且S21_2为'l，时，SBL—A的信号被输出到SD2a。在 S21—1为'l，且S21—2为'0，时，SBL_A的信号被输出到SD2aB。在 S21—1为'0，且S21—2为'l，时，SD1B的信号4皮输出到SD2a。在S21—1 为'O，且S21—2为'O，时，SD1B的信号被输出到SD2aB。在为设置在 功能块之间的旁路电路的情况下，采用与D2a相同的电路结构。即， 旁路电路D2b是与D2a相同的电路结构。
图6示出本发明第一实施方式的旁路电路D3的电路结构。旁路 电路D3由反相器INVD、通路晶体管PTHG、 PTHH构成。在S21—3 为'1，时，SBL—C的信号被输出到SOl。在S21—3为'0，时，SD2bB的 信号被输出到S 01 。旁路电路D 3被设置作为电源块的最末级的旁路 电路。
在此，图4 图6的各个旁路电路的结构并不限于上述结构，只 要能够发挥同等效果，则也可以是其他结构。例如，如图7 图9所 示，用COMS门取代成对的通路晶体管PTHA和PTHB、 PTHC和 PTHD…也能够实现相同的功能。但是，如本申请的发明那样，当使 用通路晶体管时，在输入信号为T时，PMOS适合于信号传输，在 输入信号为'O，时，NMOS适合于信号传输，因此在任意情况下都能 够实现损耗更小的信号传输。
图10示出本发明第一实施方式的功能块的电路结构。在本图中， 仅图示功能块内的与本发明有关的部分，没有示出功能块的所有电 路要素。另外，在此以图2的BL—A为例进行说明，但是当然其他 功能块也是与BL—A相同的电路结构。
功能块BLA由触发器31 1~31 3、多路复用器41 1 41 3、组合电路Comb构成。另外，IN1 IN3没有明确地在图2中示出，它们 是功能块BL—A的通常输入信号。OUTl OUT3没有明确地在图2 中示出，它们是功能块BL—A的通常输出信号。OBL—A是输入到图 2的D2a的信号。
在此，说明通常工作或者输入扫描测试和低漏电向量的工作中 的功能块的工作。在本发明中，通过设置在组合电路的前级的触发 器(例如，组合电路Comb的前级的触发器31—1 31_3 )来定义输入 到组合电路Comb的值作为向量。
在进行通常工作的情况下，S21—1成为'0'，在多路复用器 41—1 41—3中选择'0，侧的信号，并输入到触发器31—1 31一3。触发器 31J 31—3在时钟信号CLK1—A成为'l，的边沿中，取入输入到D的 信号，并在Q进行输出。另一方面，在扫描测试时、输入低漏电用 向量的情况下，S21—l成为'l，，多路复用器41—1 41—3选择'l，侧的 信号。触发器31J将SD1的信号在时钟信号CLK1—A成为'l，的边 沿，取入输入到D的信号，并在Q进行输出。在下一个时钟信号 CLK1—A成为'l，的边沿中，触发器31—2取入触发器31一1的输出信 号Q。这样，在时钟信号CLK1—A成为'l，的边沿中，SD1的值依次 向触发器31—1 31—3位移。根据这种结构，能够控制组合电路Comb 的输入信号。这样，在触发器的前级设置多路复用器，能够切换输 入低漏电向量和通常信号，由此不变更多路复用器的后级的电路结 构，而能够切换输入低漏电向量的模式和通常的工作模式来使之工 作。
在此，输入输出的信号设为三个，触发器的数量也设为三个， 但是并不限定于此。可以任意设定输入输出的数量，触发器的数量 也可根据设计来任意设定。
如上所述，当采用图2 图10中示出的扫描链结构时，能够仅对 任意的功能块输入低漏电流向量。即，在要仅对功能块BL一B输入 向量的情况下，将VIE—A、 VIE—C设定为'O，， 将VIE—B设定为'l'。 SE在通常工作时成为'O'。 Dl的输出目的地和D2a的输入源一皮设定为SD1B, D2a的输出目的地被设定为SD2a， SVS1S信号值不通过 BL一A而能够被直接输入到BL_B。 D2b的输入源是BL—B的输出信 号，D2b的输出目的地被设定为SD2bB。也就是说，在将低漏电流 向量输入到BL—B时，能够减少BL—A的触发器的级数量的周期时 间，能够在短时间内使BL一B转变为低漏电状态。
在图11中作为时钟信号的其他输入方式而示出输入时钟 CLK1—Bl和CLK1—B2的功能块BL—B的电路结构。
在此，对功能块BL—B输入时钟信号CLK1—Bl和CLK1—B2。这 样，还能够对单一的功能块输入多个时钟信号，分别对时钟信号 CLK1JB1和CLK1—B2构成扫描链。在对根据多个时钟进行工作的 功能块设置单 一 的扫描链的情况下，必须按照最慢的时钟来使扫描 链工作，但是根据这种电路结构，能够根据各个扫描链适合的速度 的时钟来工作。
图12示出本发明第一实施方式的扫描向量输入选择器的电路结 构。另外，在此以图1的SVS1为例进行说明，但是当然其他的扫描 向量输入选择器也是与SVS1相同的电路结构。
扫描向量输入选择器SVS1由多路复用器51—1、 51—2构成。另 外，VIOla、 VIOlb是来自向量提供部VEC的输出信号组之中输入 到电源块Areal的信号，SSIla、 SSIlb是从扫描输入用焊盘SI1输 入的信号。VIE1是来自时钟控制部CLK的输出信号组VIE之中输 入到电源块Areal的信号组(VIEl—A VIEl—C )的逻辑或。也就是 说，如果VIE1信号组之中一个以上成为'l，，换言之，当对该电源区 域内的一个以上的功能块输入向量时，多路复用器51—1、 51—2选择 来自向量提供部VEC的输出信号组。
图13示出本发明第一实施方式的电源切断控制部的电路结构。 在本图中，仅示出了电源切断控制部之中的与本发明有关的部分， 没有示出电源切断控制部的所有电路要素。电源切断控制部PWR具 有电源控制寄存器PWR一REG，通过寄存器接口 REGIF与内部总线 BUS进行连接。PWR REG采用至少具有电源块数量以上的位数的寄存器结构。当对与各电源块对应的位写入T时，对应的PSS信号 成为'O，，切断对应的电源开关PSW。由此，该电源块的漏电流大致 成为0。
图14示出本发明第一实施方式的时钟控制部的电路结构。在本
图中，仅图示了时钟控制部之中的与本发明有关的部分，没有示出 电源切断控制部的所有电路要素。
时钟控制部CLK由控制器CTL 、相位同步电路PLL (Phase-locked loop:锁相环)、分频器DIVa DIVn、与门61_a 61—n、 时钟选通用寄存器CLKSTP一REG 、 低漏电模式寄存器 LOWLEAK—REG构成。外部晶体振荡信号CTAL由PLL倍频，由各 分频器DIVa DIVn分频后，并输入到与门61—a 61一n。分频器和与 门的数量最多也仅为功能块的数量。各寄存器通过寄存器接口 REGIF与CTL和内部总线BUS进行连接。CLKSTP—REG至少存在 SoC内的所有功能块的数量和Kick用位。这是因为，根据应用程序 而进行工作/非工作的功能块不同，相应地，精确地进行时钟选通， 由此能够减少时钟电流。低漏电模式寄存器LO WLEAK一REG具有与 功能块的数量相同的数量的位数。在转换为低电力状态时，首先， 设定LOWLEAK—REG。其后，设定CLKSTP—REG，将表示变更 CLKSTP—REG的设定的情况的Kick用位设定为'1，。于是通过将Kick 用位设定为'1，，从而当该功能块的LOWLEAK—REG为'1，时，则CTL 对该功能块的VIE信号(例如图2中的功能块BL一B中为VIE1—B) 进行断言(assert),并输入低漏电向量。输入结束后，则对VIE信 号解除断言，选通该功能块的CLK。另一方面，如果该功能块的 LOWLEAK—REG位为'0'，则立即选通CLK。根据这种结构，能够 设定是否对每个功能块输入CLK、输入低漏电向量，能够精确地地 向低功耗模式进行控制，因此与以往的仅使用切断电源和切断CLK 的情况相比，能够进一步减少功耗。另外，分别设置CLKSTP—REG 和LOWLEAK—REG，由此不对各个功能块输入^f氐漏电向量，而也能 够选择仅进行切断CLK的低功耗。由此，在基于输入低漏电向量所需的开销时间的延迟的影响较大的情况下，能够通过仅选择切断 CLK来更高速地向低功耗状态转变。
图15示出时钟选通用寄存器CLKSTP一REG的其他结构例。在 此，特征在于不设置LOWLEAK—REG,而在CLKSTP—REG的内 部设置用于使VIE信号发送的位LL。根据这种结构，必须共同对所 有不使用的功能块进行向量输入，因此无法精确地进行控制，但是 寄存器的结构简单，因此具有容易在软件侧进行控制这种优点。
图16示出本发明第一实施方式的实施应用程序时的向低漏电流 状态转变的流程图。另外，在图17中示出其时序图。在图17的时 序图中，仅图示转变为各低电力工作状态的代表功能块的信号。
首先，检查各电源块内的工作的功能块数量。在不使用电源块 内的所有的功能块的情况下，在时刻T2对CK1_STP进行断言，选 通时钟CK1。其后，在时刻T3对切断与该电源块对应的电源的信号 PSS1进行断言。另一方面，在使用电源块内的所有的功能块的情况 下，没有与该电源块有关的设定事项。详细说明使用电源块内的一 部分功能块的情况下的向低漏电状态转变的流程图。
接着，说明对不使用的功能块共同使用低漏电向量输入和CLK 选通的冲莫式。将与不^吏用的功能块对应的LOWLEAK—REG的位i殳定 为'l'。接着，将与不使用的功能块对应的CLKSTP—REG的位设定为 'l'，在时刻Tl将Kick位设定为'l'。在时刻T2对符合的功能块的 VIE信号(在图17中为VIE3)进行断言，以时钟信号的'l，边沿的 定时，经由扫描链将转变为低漏电状态的向量输入到功能块的扫描
触发器(在图n中为vo3)。此时，如上所述，扫描链通路仅与输 入低漏电向量的功能块连接，因此能够缩短转变为低漏电状态的时 间。并且，将用于输入向量的时钟仅提供给所需的最小限的功能块，
由此能够减少无用的时钟电流。例如，在对图2的BL—B、 BLj:输 入向量时，首先，仅对BL一B提供时钟，其后，对BL—C提供时钟。 这样能够减少对BL—B提供向量时的BL—C的时钟电流。当输入结束 时，对VIE3信号解除断言，同时选通该功能块的时钟信号CK3。如上所述，能够直接使用电源块内的使用的功能块，能够将不使用的 功能块转变为可以同时减少时钟电流和漏电流的状态。在结束检查 所有的电源块的时刻，执行应用程序。
接着，说明对不使用的功能块不输入低漏电向量而仅使用CLK
选通的模式。将与不使用的功能块对应的LOWLEAK—REG的位设定 为'0'，将该功能块的CLKSTP—REG位设定为T,将Kick位设定为
'r。还能够与上述输入低漏电向量的工作同时进行该工作。在这种
情况下，不进行对该功能块的低漏电向量输入而立即对CK2—STP进 行断言，选通时钟CK2，由此转变为^f氐功^^状态。在这种情况下， 与根据低漏电向量输入来进行的情况相比，功耗的减少量变小，但 是不需要低漏电向量输入所需的开销时间，因此具有能够高速地转 变为低功耗状态这种优点。
在此，可以考虑如下方法来进行用于向上述两个模式转变的设定。
在第一实施方式中，设定LOWLEAK—REG和CLKSTP—REG都 通过软件来进行。即，在输入低漏电向量的情况下，在输入低漏电 向量之后将设置在CLKSTP—REG内的Kick用位设定为'l，，通过时 钟控制部CTL选通至对应的功能块的时钟，而在不输入低漏电向量 的情况下，立刻将设置在CLKSTP—REG内的Kick用位设定为'1，， 通过时钟控制部CTL选通至对应的功能块的时钟。
在采用与第一实施方式不同的方法的第二实施方式中，通过软 件设定LOWLEAK—REG，通过硬件设定与CLKSTP—REG内的各功 能块对应的时钟选通用位。即，在输入低漏电向量的情况下，在输 入之后将CLKSTOP—REG内的Kick位设定为'l，，而在不需要输入 低漏电向量的情况下，立刻将CLKSTOP—REG内的Kick位设定为 'l'。其后，将设定了 Kick位的情况作为触发，时钟控制部CTL进 行对对应的功能块时钟选通，将与CLKSTP—REG内的该功能块对应 的位i殳定为'l'。
通过这样地进行工作，在第一、第二实施方式中的任一个实施方式中，能够在CLKSTP_REG的值与每个功能块的时钟提供状态之 间取得匹配性。
但是，在第二实施方式中，为了取得匹配性，时钟控制部CTL 必须重写与CLKSTP一REG内的该功能块对应的位。为了进行该工 作，必须一次在时钟控制部CTL内读出CLKSTP_REG的设定后进 行运算并重写CLKSTP—REG全部的位，或者对CLKSTP—REG内的 各位设置布线并能够分别进行重写。
与此相对，在第一实施方式中，当以软件仅进行寄存器的登录 时，则能够取得时钟信号与CLKSTP—REG的匹配性，因此不需要时 钟控制部CTL内的不需要的运算、以及时钟控制部CTL与 CLKSTP—REG之间的布线，因此成为更优选的实施方式。另外，也 存在如下优点在从上述两个模式恢复到通常工作状态时，如果在 时钟信号的输入状态与CLKSTP_REG的设定之间取得匹配性，则仅 变更与CLKSTP—REG的该功能块对应的位和Kick用位就能够从待 机状态恢复到通常状态。
接着，在第三实施方式、第四实施方式中说明是动态进行进行 LOWLEAK—REG的i殳定，还是静态进行LOWLEAK—REG的i殳定。
在第三实施方式中，在执行应用程序中动态设定 LOWLEAK一REG。该实施方式例如可以考虑应用于运动图像编码、 解码用硬件加速器(VPU)那样的、因图像尺寸而每帧的工作期间 较大不同那样的功能块。例如，在处理尺寸较大的图像时， 一帧内 的VPU工作期间变长，到下一帧的处理开始为止的待机时间较短， 因此仅进行能够较快实施转变为低功耗状态的时钟选通。与此相对， 在处理尺寸较小的图像时， 一帧内的待机时间变长，因此即使转变 为低功耗状态需要 一 些时间，也输入低漏电向量并进行时钟选通。 这样，在每个工作内动态设定LOWLEAK—REG,由此能够实现更低 功耗。
在第四实施方式中，静态设定LOWLEAK_REG。在这种情况下， 根据电路规模、应用程序等的结构，预先决定是否对各个功能块输
22入低漏电向量。由此，进行适合于各个功能块的设定的同时也通过 软件容易地控制寄存器。
是本发明并不限于上述实施方式，当然在不脱离其宗旨的范围内能 够进行各种变更。
本发明涉及一种半导体集成电路器件，尤其有效应用于面向便
携设备的系统LSI或者微型处理器。
权利要求
1. 一种半导体集成电路器件，其特征在于，具有第一电源块，其具有第一功能块和第二功能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功能块具有第三触发器、第四触发器以及第二组合电路；第一扫描链，其包含上述第一触发器和上述第二触发器；以及第二扫描链，其包含上述第三触发器和上述第四触发器，能设定为以下模式中的任一种模式第一模式，切断向上述第一电源块提供的电源；第二模式，通过上述第一扫描链向上述第一组合电路输入不依存于上述第一触发器的前级电路和上述第二触发器的前级电路的第一向量，然后切断向上述第一功能块输入的第一时钟信号；以及第三模式，不进行上述第一向量的输入而仅切断上述第一时钟信号。
2. 根据权利要求1所述的半导体集成电路器件，其特征在于， 还具有第一寄存器，其具有用于设定是否输入上述第一向量的第一位；以及第二寄存器，其具有用于设定是否输入上述第一时钟信号的第 二位，在将上述第一位设定为表示输入上述第一向量的值的情况下， 其后将上述第二位设定为输入上述第一时钟信号的值。
3. 根据权利要求1所述的半导体集成电路器件，其特征在于， 还具有第二寄存器，该第二寄存器具有第一位，用于设定是否向上述第二组合电路输入不依存于上述第三触发器的前级电路和 上述第四触发器的前级电路的第二向量；以及第二位，用于设定是 否输入上述第一时钟信号。
4. 根据权利要求2所述的半导体集成电路器件，其特征在于，还具有时钟控制部，上述第二寄存器还具有第三位，该第三位表示变更了关于上述 第 一 时钟信号的输入的设定，在上述第三位被设定为表示进行了上述变更的值的情况下，上 述时钟控制部切断上述第 一 时钟信号的输入。
5. 根据权利要求4所述的半导体集成电路器件，其特征在于， 还具有向量提供部，在上述第三位被设定为表示进行了上述变更的值的情况下，上 述时钟控制部将用于使上述第一向量能够输入的第一信号输入到上 述第一功能块，然后，上述向量提供部通过上述第一扫描链将上述 第一向量输入到上述第一功能块，上述第一向量的输入结束之后， 上述时钟控制部切断上述第一时钟信号的输入，由此转变为上述第二模式。
6. 根据权利要求4所述的半导体集成电路器件，其特征在于， 在上述第三位被设定为表示进行了上述变更的值的情况下，上述时钟控制部切断上述第一时钟信号的输入，由此转变为上述第三模式。
7. 根据权利要求4所述的半导体集成电路器件，其特征在于， 在结束上述第二模式或者上述第三模式的情况下，上述第二位被设定为表示输入上述第一时钟信号的值。
8. 根据权利要求7所述的半导体集成电路器件，其特征在于， 在结束上述第二模式或者上述第三模式时，在上述第二位被设定为表示输入上述第一时钟信号的值的情况下，上述时钟控制部进 行上述第 一 时钟信号的提供。
9. 一种半导体集成电路器件，其特征在于，具有 第一电源块，其具有第一功能块和第二功能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功 能块具有第三触发器、第四触发器以及第二组合电路； 第一开关，用于向上述第一电源块提供电源；第一寄存器，用于控制上述第一开关；第二寄存器，该第二寄存器具有用于设定是否对上述第一功能 块输入第一时钟信号的第一位和用于设定是否对上述第二功能块输 入第二时钟信号的第二位；第一扫描链，其包含上述第一触发器和上述第二触发器； 第二扫描链，其包含上述第三触发器和上述第四触发器；以及 第三寄存器，其具有用于设定是否通过上述第一扫描链将不依 存于上述第一触发器的前级电路和上述第二触发器的前级电路的第 一向量输入到上述第一组合电路的第三位、和用于控制可否输入下 述设定的第四位，其中该设定为设定是否通过上述第二扫描链将不 依存于上述第三触发器的前级电路和上述第四触发器的前级电路的 第二向量输入到上述第二组合电路。
10. 根据权利要求9所述的半导体集成电路器件，其特征在于， 上述第二寄存器还具有第五位，该第五位表示上述第一位和上述第二位中的一方或者上述第一位和上述第二位双方的值是否发生 变化。
11. 根据权利要求IO所述的半导体集成电路器件，其特征在于， 还具有时钟控制部，在上述第五位被设定为表示发生了上述变化的值时，在上述第 一位被设定为表示切断上述第一时钟信号的值的情况下，上述时钟 控制部切断向上述第 一 功能块提供上述第 一 时钟信号，二位被设定为表示切断上述第二时钟信号的值的情况下，由上述时 钟控制部切断向上述第二功能块提供上述第二时钟信号。
12. 根据权利要求IO所述的半导体集成电路器件，其特征在于， 还具有时钟控制部和向量提供部，在上述第五位被设定为表示发生了上述变化的值时，在上述第 一位被设定为表示切断上述第一时钟信号的值、且上述第三位被设 定为表示进行上述第一向量的输入的值的情况下，上述时钟控制部将用于使上述第一向量能够输入的第一信号输入到上述第一功能 块，然后，上述向量提供部通过上述第一扫描链将上述第一向量输 入到上述第一功能块，然后，上述时钟控制部切断上述第一时钟信 号的输入，在上述第五位被设定为表示发生了上述变化的值时，在上述第 二位被设定为表示切断上述第二时钟信号的值、且上述第四位被设 定为表示进行上述第二向量的输入的值的情况下，上述时钟控制部 将用于使上述第二向量能够输入的第二信号输入到上述第二功能 块，然后，上述向量提供部通过上述第二扫描链将上述第二向量输 入到上述第二功能块，然后，上述时钟控制部切断上述第二时钟信 号的输入。
13. 根据权利要求10所述的半导体集成电路器件，其特征在于， 上述第一电源块还具有第一旁路电路、第二旁路电路以及第三旁;洛电^各，上述第一旁路电路将所输入的信号输出到上述第一功能块或者 上述第二旁路电路，上述第二旁路电路将从上述第一功能块或者上述第一旁路电路 输入的信号输出到上述第二功能块或者上述第三旁路电路，上述第三旁路电路将从上述第二功能块或者上述第二旁路电路 输入的信号输出到上述第一电源块的外部。
14. 根据权利要求13所述的半导体集成电路器件，其特征在于， 在上述第三位被设定为表示输入上述第一向量的值的情况下，上述第一旁路电路被设定为将信号输出到上述第一功能块，上述第 二旁路电路被设定为输入来自上述第一功能块的信号，上述第一功 能块被设定为输入上述第一向量，在上述第三位被设定为表示不输入上述第一向量的值的情况 下，上述第一旁路电路被设定为将信号输出到上述第二旁路电路， 上述第二旁路电路被设定为输入来自上述第一旁路电路的信号，在上述第四位被设定为表示输入上述第二向量的值的情况下，上述第二旁路电路被设定为将信号输出到上述第二功能块，上述第 三旁路电路被设定为输入来自上述第二功能块的信号，上述第二功 能块被设定为输入上述第二向量，在上述第四位被设定为表示不输入上述第二向量的值的情况 下，上述第二旁路电路被设定为将信号输出到上述第三旁路电路， 上述第三旁路电路被设定为输入来自上述第二旁路电路的信号。
15. 根据权利要求IO所述的半导体集成电路器件，其特征在于， 上述第一电源块还具有第三功能块，其具有第五触发器、第六触发器以及第三组合电 路，利用上述第二位来设定是否输入第二时钟信号；和第一旁路电路、第二旁路电路以及第三旁路电路，其中，上述第一旁路电路将从上述第一电源块的外部输入的信号输入 到上述第一功能块或者上述第二旁路电路，上述第二旁路电路将从上述第一功能块或者上述第一旁路电路输入的信号输出到上述第二功能块或者上述第三旁路电路，上述第三旁路电路输出从上述第二功能块经由上述第三功能块 输入的信号或者从上述第二旁路电路输入的信号。
16. 根据权利要求15所述的半导体集成电路器件，其特征在于， 在上述第三位被设定为表示输入上述第一向量的值的情况下，上述第一旁路电路被设定为将信号输出到上述第一功能块，上述第 二旁路电路被设定为输入来自上述第一功能块的信号，上述第一功 能块被设定为输入上述第 一 向量，在上述第三位被设定为表示不输入上述第一向量的值的情况 下，上述第一旁路电路被设定为将信号输出到上述第二旁路电路， 上述第二旁路电路被设定为输入来自上述第一旁路电路的信号，在上述第四位被设定为表示输入上述第二向量的值的情况下， 上述第二旁路电路被设定为将信号输出到上述第二功能块，上述第 三旁路电路被设定为输入来自上述第三功能块的信号，上述第二功 能块和上述第三功能块被设定为输入上述第二向量，在上述第四位被设定为表示不输入上述第二向量的值的情况 下，上述第二旁路电路被设定为将信号输出到上述第三旁路电路， 上述第三旁路电路被设定为输入来自上述第二旁路电路的信号。
17. 根据权利要求IO所述的半导体集成电路器件，其特征在于， 上述第一功能块还具有第五触发器、第六触发器以及第三组合电路，还具有包含上述第五触发器和上述第六触发器的第三扫描链， 上述第三寄存器还具有第六位，该第六位用于设定是否通过上 述第三扫描链将不依存于上述第五触发器的前级电路和上述第六触 发器的前级电路的第三向量输入到上述第三组合电路，上述第二寄存器还具有用于控制可否对上述第三功能块输入 第三时钟信号的第七位；和表示上述第一位、上述第二位或者上述 第七位发生变化的第八位。
18. 根据权利要求10所述的半导体集成电路器件，其特征在于， 在从外部输入第三信号的情况下，通过上述第一扫描链输入用于测试上述第 一 组合电路的工作的第 一 测试信号，通过上述第二扫 描链输入用于测试上述第二组合电路的工作的第二测试信号。
19. 一种半导体集成电路器件，其特征在于，具有 第一电源块，其具有第一功能块和第二功能块，其中，该第一功能块具有第一触发器、第二触发器以及第一组合电路，该第二功 能块具有第三触发器、第四触发器以及第二组合电路；第一开关，用于设定可否向上述第一电源块提供电源； 第一寄存器，用于控制上述第一开关； 第一扫描链，其包含上述第一触发器和上述第二触发器； 第二扫描链，其包含上述第三触发器和上述第四触发器；以及 第二寄存器，其具有用于设定是否对上述第一功能块输入第一时钟信号的第一位、用于控制可否对上述第二功能块输入第二时钟 信号的第二位、以及用于设定是否输入第一向量和第二向量的第三 位，其中，上述第一向量不依存于上述第一触发器的前级电路和上述第二触发器的前级电路而通过上述第一扫描链输入到上述第一组 合电路，上述第二向量不依存于上述第三触发器的前级电路和上述 第四触发器的前级电路而通过上述第二扫描链输入到上述第二组合电路。
20.根据权利要求19所述的半导体集成电路器件，其特征在于， 在上述第 一功能块和上述第二功能块不进行工作时，在上述第 三位被设定为表示进行上述第一向量和上述第二向量的输入的值的 情况下，通过上述第一扫描链输入上述第一向量，并且通过上述第 二扫描链输入上述第二向量，然后，切断上述第一时钟信号和上述 第二时钟信号，在上述第一功能块和上述第二功能块不进行工作时，在上述第 三位被设定为表示不输入上述第一向量和上述第二向量的值的情况 下进行第二操作，该第二操作不进行上述第一向量和上述第二向量 的输入而仅切断上述第一时钟信号和上述第二时钟信号。
全文摘要
本发明提供一种在装载了多个功能块的SoC中适用于基于向量输入的漏电流削减方法的扫描链结构及其控制方法。该半导体集成电路器件包括具有多个功能块的多个电源块(Area1～AreaN)、能够对电源块提供工作用电源的电源开关(PSW1～PSWN)、对每个电源块设置的扫描链、对扫描链提供能够转变为低漏电状态的向量的存储部(VEC)，通过将扫描链改为仅连接非工作的功能块，而能在短时间内转变为低漏电状态。
文档编号H03K19/00GK101471652SQ20081018444
公开日2009年7月1日 申请日期2008年12月24日 优先权日2007年12月25日
发明者大津贺一雄, 菅野雄介, 长田健一 申请人:株式会社瑞萨科技