模拟/数字转换器的制作方法

专利名称：模拟/数字转换器的制作方法
技术领域：
本发明涉及一种模拟/数字转换器。
背景技术：
在对以传感器(sensor)检测出的加速度、磁力等物理量进行处理的传感 器电路中，为了更加正确地对检测对象的物理量进行处理， 一般会进行偏 移(offset)调整(例如，参照专利文献1)。于图7显示对来自被使用作为加速 度传感器的桥式电路600的输出进行处理的传感器电路500的一例。前置 放大器(pre-amp)610是将来自于桥式电路600的输出加以放大，并输出至 由三角积分调变电路(delta-sigma modulator,简写成Ai: modulator)620与 数字滤波器(digital filter)630所构成的三角积分模拟/数字转换器。三角积 分模拟/数字转换器是将来自于前置放大器610的输出转换成数字值，输出 接口电路640是将数字值输出至微电脑(未图示)。
就作为传感器500中的偏移调整方法的第1例而言，能够举出仅改变 施加至桥式电路600的电压的极性，以微电脑(未图示)比较各个的状态中 的数字值的方法。具体而言，首先，是作成控制电路650控制开关SW100 至SW130，而使连接至电阻器R100、 R110的节点VA连接至电源VCC、 连接至电阻器R120、 R130的节点VB连接至接地GND的状态。并且， 输出接口电路640是将节点VA连接至电源VCC、节点VB连接至接地 GND的状态下的数字值输出至微电脑(未图示)。接着，控制电路650是控 制开关SW100至SW130，而使成为节点VA连接至接地GND、节点VB 连接至电源VCC的状态。并且，输出接口电路640是将节点VA连接至 接地GND、节点VB连接至电源VCC的状态下的数字值输出至微电脑(未 图示)。如此，当仅使施加至桥式电路600的电压的极性变化时，虽然来自 桥式电路600的输出的极性被变更，但前置放大器610、三角积分调变电 路620中的偏移的极性并不变更。因此，通过在微电脑(未图示)将前述各
3状态下的数字值进行比较，便能够消除传感器电路500的偏移。
此外，就作为偏移调整方法的第2例而言，例如能够举出使用记载于
非专利文献1的截波放大器(ch叩peramp)等以降低前置放大器610的偏移
的方法。
专利文献l:日本特开2001-91373号公报
非专利文献1: Eric Nolan , 「Demystifying Auto-Zero Amplifiers-Part 1」， Analog Dialogue , Analog Devices , Inc., 2000年3月，Vol. 34-2, p. 1-
发明内容
(一) 要解决的技术问题
在如前述第1例的使施加至桥式电路600的电压的极性变化，在微电 脑(未图示)比较各状态下的数字值的情形中，为了调整传感器电路500的 偏移而有使微电脑(未图示)的处理增加的问题。此外，在如前述第2例仅 进行前置放大器610的偏移调整的情形中，有例如除了前置放大器610之 外对其他使用模拟电路的三角积分调变电路620所产生的偏移不具有效果 的问题。
有鉴于此，本发明的主要目的在于提供一种模拟/数字转换器，以能抑 制将来自于传感器的输出转换成数字值的进行信号处理的装置的处理负 荷的增加，并且能够精密度佳地进行偏移的调整。
(二) 技术方案
为了达到上述目的，本发明提供的模拟/数字转换器，包括 三角积分调变电路，用于对输出自桥式电路的模拟信号进行三角积分 调变并作为量化信号予以输出，该输出自桥式电路的模拟信号与成为测量 对象的物理量相对应；
切换电路，用于根据控制信号的逻辑电平切换第1状态与第2状态， 该第1状态是将第1电平的电压施加至所述桥式电路的一方的端子、而将 与所述第1电平相异的第2电平的电压施加至所述桥式电路的另一方的端 子的状态；该第2状态是将所述第2电平的电压施加至所述一方的端子、 而将所述第l电平的电压施加至所述另一端的端子的状态；以及
4上下数计数器，用于在所述桥式电路成为所述第l状态时，于预定期 间根据所述量化信号成为一方的逻辑电平的比率，使成为与所述物理量相 对应的数字信号的计数值增加，当所述桥式电路成为第2状态时，于预定 期间根据所述量化信号成为一方的逻辑电平的比率使所述计数值减少。
上述方案中，所述上下数计数器包括-
滤波器，用于为了抑制所述量化信号的噪声而对所述量化信号施行滤 波处理并作为多个位的并列数据予以输出；以及
加减算电路，用于在所述桥式电路为所述第l状态时，于所述预定期 间依序将所述并列数据进行加算以使所述计数值增加，而在所述桥式电路 为所述第2状态时，于所述预定期间依序将所述并列数据进行减算以使所 述计数值减少。
上述方案中，该模拟/数字转换器进一步包括移位演算电路，用于以 在所述第1状态能够表示所述计数值的位数与在所述第2状态能够表示所 述计数值的位数成为相等的方式对所述计数值进行移位处理。
上述方案中，所述加减算电路的所述计数值是从最下位位至少舍弃1 位而输入至所述移位演算电路。
(三)有益效果
依据本发明，能够提供一种模拟/数字转换器，该模拟/数字转换器能 抑制将来自于传感器的输出转换为数字值的进行信号处理的装置的处理 负荷的增加，并且能够精度佳地进行偏移的调整。


图1是显示本发明第1实施例的传感器10至12及对来自传感器10 至12的输出进行处理用的传感器电路15的结构示意图。
图2是显示来自三角积分调变电路31的输出例的示意图。 图3是显示数字滤波器32的一实施例的示意图。 图4是显示加算电路41、移位电路42的一实施例的示意图。 图5是用来说明传感器电路15的动作的时序图。 图6是显示数字滤波器32的输出例的示意图。图7是显示一般的传感器与传感器电路的构成的示意图。主要元件符号说明
10至12传感器 20第l切换电路
22处理电路 30、 610 前置放大器 32、 630 数字滤波器 40 FIR滤波器 42移位电路 50至53、 90至99 60至63、 100至105 70反相器 80至89 全加器
15、 500传感器电路 21第2切换电路 23、 650 控制电路 31、 620 三角积分调: 33、 640 输出接口 41加算电路
:电路
D型正反器 选择器 71 AND电路 600桥式电路
R1至R4、 RIOO、 R120、 R130、 R140 电阻器 SW1至SW4、 SW10至SW15、 SWIOO、 SWllO、 SW120、 SW130开关 AOl、 A02、 AD1至AD7 输出信号 CE致能信号 CS 输出指示信号
CONT1至C0NT4 控制信号 DO 1位的数字信号 REV反转信号
CLK、 CLK1 频率信号 DATA数据
Nl、 N2、 VA、 VB 节点 RST 复位信号 SOl至S04、 0UT1至OUT6 OUT 多位的数字信号 VS1至VS6 输出电压
输出信号
具体实施例方式
依据本说明书及附图的记载，至少揭示以下的事项。 图1是显示本发明第1实施例的传感器10至12及对来自传感器10 至12的输出进行处理用的传感器电路15的结构示意图。
传感器10至12是例如用来检测x轴、y轴、z轴各个轴的加速度的加速度传感器，通过连接该些传感器至电源VCC与接地GND，分别输出 与x轴的加速度相对应的输出电压VS1,VS2、与y轴的加速度相对应的输 出电压VS3，VS4、以及与z轴的加速度相对应的输出电压VS5,VS6。在本 实施例中是将传感器10至12作成分别由相同的构成所形成，因此仅针对 传感器10进行详细说明。此外，以下假设电源VCC的电路值为VCC。
传感器10是将电阻器R1至R4作成桥式连接的桥式电路，是当接连 有电阻器R1，R2的节点Nl(—方的端子)与连接有电阻器R3,R4的节点 N2(另一方的端子)之间的电压成为VCC时，从连接有电阻器R3,R4的节 点与连接有电阻器R3,R4的节点N2分别输出与x轴的加速度相对应的输 出电压VS1,VS2。其中，本实施例在节点Nl与节点N2之间的电压为VCC 的情形中，当x轴的加速度为0时，被设成来自于传感器10的输出电压 VS1,VS2均成为(l/2)xVCC。并且，本实施例的传感器10至12被设成当 节点N2相对于节点Nl的电压的极性反转时，来自于传感器10至12的 输出亦会反转。也就是说，是将传感器10设计为，例如，在节点N2的电 压相对于节点Nl为+VCC的情形中，当将电压Va,Vb分别作为输出电压 VS1,VS2而输出时，则在节点N2的电压相对于节点Nl为-VCC的情形中， 将电压Vb，Va分别作为输出电压VS1 ,VS2而输出。
另外，将传感器ll的输出电压VS3，VS4予以输出的节点以外的两个 节点、与将传感器12的输出电压VS5,VS6予以输出的节点以外的两个节 点是分别连接于节点N1,N2。
传感器电路15是用来将从传感器10至12输出的输出电压VS1至VS6 转换成为数字值，并将转换出的数字值作为数据DATA而输出至微电脑(未 图标)的电路，是由第1切换电路20、第2切换电路21、处理电路22、以 及控制电路23所构成。其中，第1切换电路20是相当于本发明的切换电 路。
首先，说明构成传感器电路15的各电路的概要。
第1切换电路20是根据来自控制电路23的控制信号C0NT1，变更 节点N1,N2的电压极性以使传感器10至12的节点N2相对于节点Nl的 电压成为+VCC或-VCC的电路，是由开关SW1至开关SW4所构成。
第2切换电路21是根据来自于控制电路23的控制信号CONT2至CONT4，选择从传感器10至12中的任一传感器所输出的两输出电压，并 作为输出信号A01,A02输出至处理电路22的电路，是由开关SW10至开 关SW15所构成。
处理电路22是根据从控制电路23输入的致能(enable)信号CE、频率 (clock)信号CLK、反转信号REV、复位信号RST，将表示来自于传感器 10至12的输出的模拟的输出信号AOl与输出信号A02转换成相对应的 数字信号，并根据输出指示信号，将转换而得的数字信号作为信息DATA 输出至微电脑(未图标)的电路，是由前置放大器30、三角积分调变电路31、 数字滤波器32、及输出接口 33所构成。
控制电路23是以预定的时序(timimg)，将控制信号CONT1输出至第 1切换电路20、将控制信号CONT2至CONT4输出至第2切换电路、将 致能信号CE、频率信号CLK、反转信号REV、复位信号RST、输出指示 信号CS输出至处理电路22的电路，例如为序列发生器(sequencer)。
接着，针对构成传感器电路15的各电路的详细构成进行说明。
在第1切换电路20中，开关SW1至SW4的各者的一端被连接至电 源VCC、节点N1、节点N2、接地GND。在本实施例中，被设成当来自 于控制电号23的控制信号CONT1为高电平(High level)(以下，称为H电 平)时，进行动作而将开关SW1的另一端与开关SW2的另一端连接、将开 关SW3的另一端与开关SW4的另一端连接。另一方面，被设成当控制信 号CONT1为低电平(Lowlevel)(以下，称为L电平)时，进行动作而将开关 SW1的另一端与开关SW3的另一端连接、将开关SW2的另一端与开关 SW4的另一端连接。也就是说，当控制信号CONT1为H电平时，将节点 N1，N2分别连接至电源VCC、接地GND，当控制信号CONT1为L电平 时，将节点N1,N2分别连接至接地GND、电源VCC。另外，以下，在本 实施例中，以节点N1,N2分别连接于电源VCC、接地GND的状态设为第 l状态，以节点N1，N2分别连接于接地GND、电源VCC的状态设为第2 状态。
在第2切换电路12中，于开关SW10,SW11的各自的一端被施加有来 自传感器10的输出电压VS1,VS2，于开关SW12,SW13的各自的一端被施 加有来自传感器11的输出电压VS3,VS4，于开关SW14,SW15的各自的一端被施加有来自传感器12的输出电压VS5,VS6。在本实施例中被设成当 控制信号CONT2为H电平时，仅有开关SW10,SW11为导通(On)，而将 来自传感器10的输出电压VS1,VS2作为输出信号A01，A02输出。同样 地，被设成当控制信号CONT3为H电平时，仅有开关SW12,SW13为导 通，而将输出电压VS3，VS4作为输出信号A01,A02输出，当控制信号 CONT4为H电平时，仅有开关SW14,SW15导通而将输出电压VS5，VS6 作为输出信号A01,A02输出。另外，设成当控制信号CONT2至4为L
电平时，将开关SW10至SW15切断(Off)。
处理电路22中的前置放大器30是在预定时序将从第2切换电路21 输出的输出信号A01，A02予以放大，并输出至三角积分调变电路31的电 路。
三角积分调变电路31是以同步于从控制电路23输入的频率信号CLK 的方式将来自前置放大器30的输出作为1位(bit)的数字信号DO予以输出 的电路。本实施例的数字信号DO是如图2所例示，设成其成为H电平的 比率是随着输出信号AOl的电平变得比输出信号A02的电平大而增加， 其成为L电平的比率是随着输出信号AOl的电平变得比输出信号A02的 电平小而增加。也就是说，三角积分调变电路31是被设计为在输出信 号AOl的电平比输出信号A02的电平充分大(A01》A02)时，数字信号 DO是恒常成为H电平，相反地，在输出信号AOl的电平比输出信号A02 的电平充分小(A01《A02)时，数字信号DO是恒常成为L电平。并且， 三角积分调变电路31是被设计为当输出信号AOl的电平与输出信号 A02的电平一致、且电压成为VCC/2时(A01-A02-VCC/2)时(也就是说， x轴的加速度为0时)，使数字信号Do中的输出H电平与L电平的比率相 同。如前所述，传感器10是被设计为当节点N2相对于节点N1的电压 的极性反转时，将从传感器10输出的输出电压VS1的电压值与输出电压 VS2的电压值予以对调。所以，当节点Nl、 N2的状态从第1状态变为第 2状态时，输出信号AOl与输出信号OA2的差亦反转，数字信号DO中 的输出H电平与L电平的比率亦反转。
数字滤波器32是为使数字信号DO中的高频杂音衰减并且将1位的 数字信号DO转换为多位(multi bit)的数字信号OUT的电路。其中，本实施例的数字滤波器32是为了如前所述使数字信号DO的高频杂音衰减并
输出多位的数字信号OUT，而在反转信号REV为L电平时作为加算电路 进行动作，在反转信号REV为H电平时作为利用2的补码进行补码运算 的加算电路进行动作，其详细说明待后述。此外，三角积分调变电路31 与数字滤波器32构成三角积分模拟/数字转换器。另外，本实施例的数字 滤波器32是以与输入至三角积分调变电路31的频率信号CLK相同的频 率信号CLK进行动作。
输出接口电路33是当从控制电路23输入的H电平的输出指示信号 CS输入时，将数字信号OUT作为数据DATA输出至微电脑(未图标)的电 路。
在此，如图3示所示，本实施例的数字滤波器32是由FIR滤波器40、 加算电路41 、移位电路42、D型正反器(flip-flop)50至53、选择器(selector)60 至63、反相器(inverter)70、 AND电路71所构成。其中，FIR滤波器40、 加算电路41、 D型正反器50至53、选择器60至63、反相器70、 AND 电路71是相当于本发明的上下数计数器，FIR滤波器40是相当于本发明 的滤波器，加算电路41、 D型正反器50至53、选择器60至63、反相器 70、 AND电路71是相当于本发明的加减算电路，移位电路42是相当于 本发明的移位演算电路。
首先，针对构成数字滤波器32的各电路进行详说明。 FIR滤波器40是为了使1位的数字信号DO中的高频成分衰减，而将 以与频率信号CLK同步的方式从三角积分调变电路31依序输入的1位的 数字信号DO以与频率信号CLK同步的方式保持例如16位并且进行加算， 并将加算结果作为例如4位的输出信号01至04予以输出的滤波器。另 外，在本实施例中，设定滤波器的次数为16次，设定各次数的滤波器系 数为1。此外，设定输出信号01至04的各者为依序对应从4位的最上位 位到最下位位。
来自FIR滤波器40的输出信号01至04的各者是输入至D型正反器 50至53的D输入。于D型正反器50至53的C输入是在致能信号CE为 H电平时根据频率信号CLK，输入从AND电路71输出的频率信号CLK1 ， 因此，从D型正反器50至53的各者的Q输出是根据频率信号CLK1，依
10序输出FIR滤波器40的输出信号Ol至O4。此外，从D型正反器50至 53的各者的QN输出是根据频率信号CLK1，输出FIR滤波器40的输出 信号01至04经反转后的信号。
选择器60是当H电平的信号输入S输入时，从Y输出将输入至XI 的信号予以输出，当L电平的信号输入S输入时，从Y输出将输入至X2 的信号予以输出的电路。在本实施例中，设计选择器61至63为与选择器 60相同，且分别以从选择器60至63的各者的Y输出所输出的信号为输 出信号SOl至S04。于选择器60至63的各者的XI输入是输入有来自于 D型正反器50至53的Q输出，于选择器60至63的各者的X2输入是输 入有来自于D型正反器50至53的QN输出。当反转信号REV为L电平 时，于选择器60至63的各者的S输入是从反相器70输入H电平的信号， 因此，输出信号01至04的各位的数据是作为输出信号SOl至S04而从 选择器60至63的各者的Y输出输出。另一方面，当反转信号REV为H 电平时，以结果来说，是将反转输出信号01至04的各位而得的数据作 为输出信号SOl至S04而从选择器60至63的Y输出输出。加算电路41 是将从选择器60至63以与频率信号CLK1同步的方式输出的输出信号 SOl至S04与反转信号REV依序进行加算的电路，是由图4例示的全加 器(full adder)80至89、 D型正反器90至99所构成。
全加器80是将输入至A输入的1位的信号、输入至B输入的1位的 信号、及输入至CI输入的1位的进位(carry)信号进行加算，从S输出将1 位的加算结果予以输出，并且将l位的进位信号输出至CO输出的电路。 在本实施例中，全加器81至89皆相同。全加器80的S输出是连接至D 型正反器90的D输入，D型正反器90的Q输出是与全加器80的B输入 连接。在此，利用形成预定期间H电平的脉冲(pulse)信号两次输入至D型 正反器90的C输入之例来说明全加器80与D型正反器90的动作。其中， 复位信号RST被设定为H电平。首先，当第1次的脉冲信号输入至D型 正反器90的C输入时，从D正反器90的Q输出是输出从全加器80的S 输出输出的加算结果(以下，将之作为第1次的加算结果)。因此，于全加 器80的B输入便输入第1次的加算结果，并且与输入至全加器80的A 输入、CI输入的信号一同进行加算。另外，将以前述的输入至B输入的第1次的加算结果与输入至A输入、CI输入的信号的加算结果作为第2
次的加算结果。接着，当第2次的脉冲信号输入至D型正反器90的C输 入时，第2次的加算结果是从Q输出输出。也就是说，全加器80与D型 正反器90是将输入至全加器80的A输入及B输入的各者的1位的信号 与输入至CI输入的1位的信号根据输入至D型正反器90的C输入的频 率信号依序进行加算，并将加算结果输出至D型正反器卯的Q输出的电 路。此外，全加器81至89的各者中的S输出与B输入是连接至D型正 反器91至99的各者的D输入与Q输出。也就是说，本实施例中的加算 电路41是10位的加算电路。
在此，当反转信号REV为L电平时，全加器89的CI输入是输入0， 输入至全加器86至89的A输入的输出信号SOI至S04是从FIR滤波器 40输出的输出信号Ol至04。因此，根据频率信号CLK1将输出信号01 至04依序进行加算。另一方面，当反转信号REV为H电平时，全加器 80至85的A输入及全加器89的CI输入是输入1，输入至全加器86至 89的A输入的输出信号SOI至S04是从FIR滤波器40输出的输出信号 01至04的各位经反转后的信号。因此，当反转信号REV为H电平时， 根据频率信号CLK1将输出信号01至04以2的补码表现依序进行加算。 也就是说，当反转信号REV为H电平时是将输出信号Ol至04依序进行 减算。另外，在本实施例中，以从D型正反器90至99的各者的Q输出 输出的信号作为输出信号AD1至ADIO。此外，在加算电路41中，设定 输出信号AD1至AD10的各者为依序从IO位的最上位位对应到最下位位。 此外，当复位信号RST为L电平时，D型正反器卯至96被复位，因此 输出信号AD1至AD10被复位。
本实施例中的移位电路42是根据反转信号REV将从加算电路40输 出的IO位的输出信号AD1至AD10之中的上位7位的输出信号AD1至 AD7右移1位，并作为6位的输出信号0UT1至OUT6予以输出的电路， 是构成为含有选择器100至105。如前所述，加算电路41是以与频率信号 CLK1同步的方式将输出信号01至04依序进行加算或减算，藉此而与 FIR滤波器40同样地能够使1位的数字信号DO中的高频成分衰减。由于 要使高频成分的衰减量增加是需要以与频率信号CLK1同步的方式长期间地将输出信号01至04进行加算或减算，因此，就结果来说，加算电路41的位数是增加，当以微电脑沐图示)处理所有来自加算电路"的输出时，微电脑(未图标)的负荷会增加。然而当在加算电路41增加加算或减算期间时，下位的位对于加算或减算结果所造成影响将变小。因此，在本实
施例中是将对于加算或减算结果影响较小的下位3位予以舍弃，而如前述将输出信号AD1至AD7的上位7位输入至移位电路42。另外，选择器100至105是与前述的选择器60至63相同。在本实施例中，输出信号AD1至AD6的各者是输入至选择器100至105的XI输入，输出信号AD2至AD7的各者是输入至选择器100至105的各者的X2。此外，于选择器100至105的各者的S输入是输入有反转信号REV。另夕卜，在本实施例中，以将从选择器100至105的各者的Y输出输出的信号作为输出输出信号OUTl至OUT6。所以，当反转信号REV为L电平时，将输出信号AD1至AD7之中的输出信号AD2至AD7作为输出信号OUT1至OUT6予以输出，当反转信号REV为H电平时，将输出信号AD1至AD7之中的右移1位的输出信号AD1至AD6作为输出信号OUT1至OUT6予以输出。
接着，说明数字滤波器32的动作的一例。在此，假设在每次根据频率信号CLK将1位的数字信号DO输入至FIR滤波器40时，是输出例如(01， 02, 03, O4)=(0, 1， 1, O)"十进制的6"作为输出信号Ol至04。另外，复位信号RST、致能信号CE的各者未特别记载时是H电平。
首先，针对反转信号REV为L电平时的情形(也就是说，加算电路41进行加算处理时的情形)进行说明。当反转信号REV为L电平时，输入至选择器60至63的S输入的信号的电平是成为H电平。因此，输入至选择器60至63的各者的X1输入的数据是从Y输出输出，因此，输出信号SOl至S04是根据频率信号CLK而依序输出(S01, S02， S03， SO4)=(0， 1， 1, 0)。并且，输出信号SOl至S04的各者是输入至加算电路41中的全加器86至89的A输入。此外，于全加器80至85的A输入的各者与全加器89的CI输入是输入L电平的反转信号REV(也就是说0)。
如前所述，全加器80至89与D型正反器90至99是构成10位的加算电路，依序将(SOl, S02, S03, SO4)=(0, 1, 1, O)进行加算。
在此，以当于加算电路41保持有(ADl, AD2， AD3, AD4, AD5， AD6，
13AD7, AD8, AD9, AD10)=(0, 0, 1, 0, 0, 0, 0, 0, 0， O)"十进制的128"时，将(S01:S02， S03, SO4)=(0, 1， 1, O)"十进制的6"输入至加算电路41时的情形为例来进行说明。首先，当(SOl, S02, S03, SO4)=(0, 1, 1, O)"十进制的6"输入时，于加算电路41是成为(ADl, AD2, AD3, AD4， AD5, AD6， AD7, AD8，AD9， AD10)=(0， 0, 1， 0, 0, 0， 0， 1, 1, O)"十进制的134"。
并且，在接着将(SOl, S02， S03， SO4)=(0, 1， 1, 0)加入至加算电路41时，是成为(ADl, AD2, AD3, AD4, AD5, AD6, AD7, AD8, AD9, AD10)=(0, 0,1， 0， 0, 0, 1, 1, 0, O)"十进制的140"。此外，在此时，从移位电路42是如前所述，输出信号AD1至AD7之中的输出信号AD2至AD7是作为输出信号OUT1至OUT6而输出。因此，以结果来说，将10位的输出信号AD1至AD10之中的下位3位予以舍弃时的加算结果是以输出信号OUT1至OUT6表示，成为(OUTl， OUT2， OUT3， OUT4, OUT5， OUT6)=(0, 1， 0， 0, 0，l)"十进制的136"。如此，在反转信号REV为L电平时，根据频率信号CLK1将与1位的数字信号DO相对应的来自FIR滤波器40输出信号01至04依序进行加算，而将与10位的加算结果大致相等的加算结果作为6位的数字信号而输出。
接着，针对反转信号REV为H电平时的情形(也就是说，加算电路41进行减算处理时的情形)进行说明。当反转信号REV为H电平时，输入至选择器60至63的S输入的信号的电平是成为L电平。因此，输入至选择器60至63的各者的X2输入的数据是从Y输出输出。于选择器60至63的各者的X2输入是有输出自从D型正反器50至53的QN的来自FIR滤波器40的输出信号(Ol, 02, 03， O4)=(0, 1， 1, O)"十进制的6"经反转后的信号，因此，以结果来说，输出信号SOl至S04是根据频率信号CLK1将(SOI, S02, S03, S04)=(l， 0, 0, l)依序输出。此外，于全加器80至85的A输入的各者与全加器89的CI输入是输入H电平的反转信号REV(也就是说1)。因此，在加算电路41保持有"十进制的128"时的情形中，若使(SOl，S02, S03， S04)=(l, 0, 1, O)且于全加器80至85的A输入分别输入"l"，则成为(AD1， AD2， AD3, AD4, AD5， AD6, AD7， AD8， AD9, AD10)=(0, 0, 0, 1，1， 1， 1,0, l，O)"十进制的122"。
并且，在接着使(SOl, S02, S03， S04)=(l, 0, 1, O)且于全加器80至85的A输入分别输入"l"至加算电路41时，是成为(AD1， AD2, AD3, AD4,AD5, AD6, AD7, AD8, AD9, AD10)=(0, 0, 0, 1, 1, 1, 0, 1, 0, O)"十进制的116"。如此，当反转信号REV为L电平时，根据频率信号CLK1将与1位的数字信号DO相对应的来自FIR滤波器40输出信号Ol至04依序进行减算，并作为IO位的数字信号而输出。并且，将加算电路41的10位的输出信号AD1至AD10之中的下位3位予以舍弃后的输出信号AD1至AD7是输入至移位电路42。因此，于移位电路42是输入有(AD1， AD2, AD3,AD4， AD5， AD6, AD7)=(0, 0， 0, 1, 1, 1， O)"十进制的112"。另外，以下，本实施例在将下位3位的输出信号AD8至AD10予以舍弃时，不特别标记下位3位。此外，在此时，从移位电路42是如前所述，7位的输出信号AD1至AD7是右移1位，作为输出信号OUT1至OUT6而输出。因此，以结果来说，输出信号OUT1至OUT6是成为(OUTl， OUT2, OUT3， OUT4,OUT5， OUT6)=(0, 0, 0, 1， 1， l)"十进制的56"。
在此， 一边参照图5所示的传感器电路15中的主要的信号的时序图、图6所示的数字滤波器32的输出例， 一边说明传感器电路15的动作。
首先，于图5中的时刻T1，控制电路23是为了形成为节点N1,N2分别连接至电源VCC、接地GND的第1状态而将控制信号CONT1设定为H电平，且为了选择来自x轴的传感器10的输出而将控制信号CONT2设定为H电平，且将控制信号CONT3,CONT4设定为L电平。并且控制电路23是于时刻T1时，为了将数字滤波器32中的加算电路41予以复位而将复位信号RST设定为预定期间的L电平，且为了使加算电路41进行加算处理而将反转信号REV设定为L电平。另外，于节点N1,N2成为第1状态的时刻Tl，由于来自传感器10的输出信号A01,A02的电平不稳定，因此在本实施例是将输入至数字滤波器32的致能信号CE设定为L电平，以使加算电路41不会根据时刻T1时的从FIR滤波器40输出的输出信号SOl至S04与频率信号CLK1进行动作。
于输出信号A01,A02的电平为稳定的时刻T2，控制电路32是为了使处理电路22处理输出信号A01，A02而将致能信号CE设定为H电平。此外，在本实施例中是以致能信号CE为H电平的从时刻T2到时刻T3为止的期间为期间TA。另外，本实施例中的期间TA被设定为在将如2图所示的恒常为H电平的数字信号DO输入至数字滤波器32时，进行加算处
理的加算电路41的加算结果从0(十进制)成为512(十进制)为止的期间。换 言之，期间TA是加算电路41的输出信号AD1至AD7从(AD1,AD2,AD3， AD4, AD5， AD6, AD7)=(0， 0， 0, 0， 0， 0， O)成为(ADl, AD2, AD3, AD4, AD5, AD6,AD7)=(1,0,0,0, 0,0,0)为止的期间。通过设定如上述的期间TA，加 算电路41能够将与输出信号A01,A02的电平相对应的数字信号DO表现 为0至512(十进制)之中的任一数字。此外，例如，前置放大器30、三角 积分调变电路31的偏移若为0，当节点N1,N2的状态在第1状态、加算 电路41的加算结果为512(十进制)时，则于节点N1,N2的状态为第2状态 时是如前所述，数字信号DO中的输出H电平与L电平的比率亦反转，因 此加算结果成为O(十进制)。此外，当节点N1,N2的状态在第1状态、加 算电路41的加算结果为448(十进制)时，则于节点N1,N2的状态为第2状 态时，加算结果被成为64(十进制)。也就是说，于第1状态当加算电路41 的加算结果为x时，则在第2状态的加算结果被成为512-x(十进制)。
以下，本实施例是以如图6所示，于从时刻T2经过期间TA后的时 刻T3，从三角积分调变电路31输出会使数字滤波器32的6位的输出信 号OUT1至OUT6成为448(十进制)的数字信号DO时的情形为例进行说 明。也就是说，于时刻T3，假设在加算电路41的输出电路AD1至AD7 是保持有(AD1， AD2, AD3， AD4, AD5, AD6, AD7)=(0, 1， 1, 1, 0， 0, O)"IO进 数的448"。另外，来自三角积分调变电路31的数字信号DO是与输出信 号A01,A02的各者的差、前置放大器30及三角积分调变电路31中的偏 移相对应。在此，当以表示输出信号A01,A02的各者的电平差的信号为 输出信号SIG、以前置放大器30及三角积分调变电路31中的偏移为假定 为在前置放大器30的输入产生者而换算出的偏移信号OST时，数字信号 DO及加算电路41的加算结果是与输出信号SIG与偏移信号OST之和相 对应地变化。以下，本实施例是假设属于加算电路41的加算结果的448(十 进制)之中，例如为由416(十进制)的输出信号SIG进行加算32(十进制)的 偏移信号OST而得的。
于时刻T4，控制电路32是为了将输出信号AOl的电平与输出信号 A02的电平予以对调而将控制信号CONT1从H电平变更为L电平，而使节点N1,N2的状态从第1状态变更为第2状态。并且，为了使数字滤波器
32中的加算电路41进行减算处理，将反转信号REV从L电平变更为H 电平。另外，此时，由于致能信号CE为L电平，因此加算电路41的加 算结果不进行更新，因此，加算电路41的输出信号AD1至AD7不变化， 而成为保持有(ADl, AD2, AD3, AD4, AD5， AD6, AD7)=(0， 1, 1, 1, 0, 0， O)"IO进数的448"的状态。此外，在移位电路42中，输出信号AD1至AD7 是右移1位。因此，时刻T4时的数字滤波器32的6位输出是成为(OUTl, OUT2, OUT3, OUT4， OUT5, OUT6)=(0, 1, 1, 1, 0, O)"十进制的224"，而成 为属于时刻T3时的数字滤波器32的6位输出的448(十迸制)的一半。
并且，于输出信号A01，A02的电平为稳定的时刻T5，为了使频率信 号CLK1与输出信号SOl至S04输入至加算电路41，控制电路23是将致 能信号CE设定为H电平。另外，设定时刻T5至T6的期间为与时刻T2 至T3的期间相同的期间TA。在此，如前所述，时刻T2至T3的期间TA 时的加算结果之中，因设定为加算有输出信号SIG的416(十进制)而得， 因此，通过将节点N1,N2设定为第2状态而将输出信号A01,A02的电平 予以对调，于时刻T5至T6的期间TA是通过输出信号SIG减算 96(96=512-416)。另一方面，即使为将节点N1,N2设定为第2状态而使加 算电路41的处理从加算变更成减算的情形，由于前置放大器30、三角积 分调变电路31的的偏压(bias)状态未变更，因此偏移信号OST不变化。所 以，于时刻T5至T6的期间TA通过偏移信号OST进行减算的值是成为 与于时刻T2至T3的期间TA进行加算的值相同的32。所以，在与时刻 T2至T3及时刻T5至T6相同的期间TA，以使输出信号A01,A02的值对 调的方式进行变化而进行加算及减算，藉此，能够仅除去偏移信号OST， 并且能够仅使输出信号SIG输出。详言之，首先，于时刻T2至T3的加算 处理中，将由输出信号SIG而得的416(十进制)与通过偏移信号OST而得 的32(十进制)进行加算，448是作为加算结果而保持于加算电路41。接着， 在时刻T5至T6的减算处理中，通过从加算结果减算经反转的输出信号 SIG的96(十进制)、及通过偏移信号OST的32(十进制)。也就是说，偏移 信号OST是通过在加算32(十进制)后减算32(十进制)而除去，输出信号 SIG是通过在加算416(十进制)后减算96(十进制)而成为320(十进制)。如
17此，仅将输出信号SIG作为来自加算电路41的输出信号AD1至AD7而 输出。另外，在本实施例中的数字滤波器32中是如前所述，当为了使加 算电路41进行减算处理而将反转信号REV设定为H电平时，将来自加算 电路41的输出信号AD1至AD7右移1位而作为输出信号0UT1至OUT6。 因此，以结果来说，从数字滤波器32是将160(十进制)作为输出信号0UT1 至OUT6而输出。
并且，控制电路23是于时刻T7，为了经由输出接口电路33而将属 于来自数字滤波器32的输出的160(十进制)送讯至后微电脑(未图示)而输 出H电平的输出指示信号CS。此外，于时刻T8之后是选择y轴的传感器 11的输出，以来自传感器ll的输出为数字信号OUTl至OUT6而送讯至 微电脑(未图示)的时序图，是进行与x轴相同的处理。此外，针对z轴的 传感器12亦施行相同的处理。
由以上所说明的结构所构成的本实施例的传感器电路15是在于时刻 Tl将传感器10中的节点N1,N2设定为第1状态后，于时刻T2至T3的期 间TA的期间将从三角积分调变电路31输出的数字信号DO以数字滤波器 32中的加算电路41进行加算。并且，传感器电路15是于时刻T4将传感 器10中的节点N1,N2从第1状态变更为第2状态后，于时刻T5至T6的 期间TA的期间将从三角积分调变电路31输出的数字信号DO以数字滤波 器32中的加算电路41进行减算。结果，加算电路41是将表示前置放大 器30及三角积分调变电路31的偏移的偏移信号OST与表示输出信号 A01，A02之差的输出信号SIG之中的偏移信号OST除去，而能够仅将输 出信号SIG转换成7位的输出信号AD1至AD7。所以，在本实施例中， 由于能够例如不需要以微电脑(未图示)进行除去偏移信号OST的处理，因 此能够减轻微计算机(未图标)的负担。并且，在本实施例中，不需要前置 放大器30、三角积分调变电路31的各者的电路的偏移调整。此外，若与 例如为了调整前置放大器30的偏移而使用截波放大器的情形相比较，由 于本实施例能够将前置放大器30、三角积分调变电路31两者的电路的偏 移除去，因此能够精度佳地进行偏移调整。
此外，在本实施例中，从三角积分调变电路31输出的1位的数字信 号DO是由FIR滤波器40施行滤波处理，在产生4位的输出信号01至04后，以加算电路41进行加算或减算处理。1位的数字信号DO的加算 或减算处理能够例如将数字信号DO输入至由一般的T型正反器所构成的 上下数计数器，通过使之进行上数而进行加算、通过使之进行下数而进行 减算。然而，在使用前述的由一般的T型正反器所构成的上下数计数器时， 由于必须使数字信号DO直接输入至由T型正反器所构成的上下数计数 器，因此，例如无法如本实施例对数字信号DO由FIR滤波器40施行滤 波处理。所以，本实施例若与例如使用由一般的T型正反器所构成的上下 数计数器时的情形相比，更能够抑制数字信号DO的高频杂音。此外，针 对例如输出使时刻T3时的加算电路41的加算结果分别成为480(十进制)、 32(十进制)的数字信号DO时的情形进一步进行说明。另外，在此，令偏 移信号OST为0。首先，当时刻T3时的加算电路41的加算结果为480(十 进制)时，于时刻T4将节点N1,N2的状态从第1状态变更为第2状态，则 数字信号DO中的输出H电平与L电平的比率亦会反转，因此于时刻T5 至T6是减算32(十进制)。因此，时刻T6时的加算电路41的加算结果被 成为448(十进制)。另一方面，当时刻T3时的加算电路41的加算结果为 32(十进制)时，于时刻T4将节点N1，N2的状态从第1状态变更为第2状 态，以结果来说，于时刻T5至T6是减算480(十进制)。所以，加算电路 41的加算结果被成为-448(十进制)。如此，在本实施例中是从时刻T2至 T3时的6位的数据减算时刻T5至T6时的6位的数据，因此，表示时刻 T6时的加算结果是需要7位。在本实施例中，移位电路42是将加算电路 41的7位的输出信号AD1至AD7右移1位，而作为6位的输出信号OUT1 至OUT6而输出，因此能够将位数从7位减少为6位。
此外，本实施例是如前所述，将从10位的加算电路41输出的输出信 号AD1至AD10之中的下位3位予以舍弃，而仅将上位7位的输出信号 AD1至AD7输入至移位电路42。所以，若将本实施例与例如将加算电路 41作成7位的加算电路且使所有从7位的加算电路输出的输出信号皆输入 至移位电路42的结构进行比较，本实施例既抑制对于加算或减算结果的 误差，又能够在以相同频率的频率信号进行加算或减算时，长期间地进行 加算或减算。也就是说，输入的数据的积分时间增加，因此能够使l位的 数字信号DO中的高频成分更进一步衰减。另外，上述实施例是用以使本发明易于理解者，并非用以限定解释本 发明。在不脱离本发明主旨的情形下，能够变更、改良本发明，并且本发 明亦包括其等价物。
虽然在本发明的实施例中，于时刻T4，移位电路42是将输出信号AOl 至A07右移1位，但不限于该时序(timing)，亦可在图6所示的从时刻Tl 至T6的期间的任一时序右移1位。此外，例如，亦可将选择器100至105 的S输入固定为H电平，而在本实施例的传感器电路15动作的期间，恒 常地将输出信号AOl至A07右移1位。
此外，虽然在本实施例中是以相同频率的频率信号CLK来使三角积 分调变电路31与FIR滤波器40动作，但不限于此，例如，在容许消耗电 力增加时，亦可将使FIR滤波器40动作的频率信号的频率设为使三角积 分调变电路31动作的频率信号的频率的2倍。当如前所述将FIR滤波器 40动作的频率信号的频率变为2倍时，与以相同频率的频率信号来使之动 作的情形相比，由于FIR滤波器40中的折返频率变高，因此更能够抑制 数字信号DO所造成的高频杂音。另外，当将FIR滤波器40动作的频率 信号的频率变为2倍时，由于从FIR滤波器40输出的位数变为2倍，因 此必须相对应地例如使图3所示的D型正反器与选择器分别增加1个。
虽然本实施例中的数字滤波器32是根据数字信号DO的H电平的比 率来进行加算处理及减算处理，但亦可采用例如以下的构成使用一般的 上下数计数器，于传感器10的节点N1，N2为第1状态时，在预定期间根 据数字信号DO的H电平的比率使上下数计数器的计数值增加，且于传感 器10的节点N1,N2为第2状态时，在与第1状态相同的预定期间根据数 字信号DO的成为L电平的比率计算数字信号DO成为H电平的比率，并 根据计算结果进行使上下数计数器的计数值减少。
权利要求
1、一种模拟/数字转换器，其特征在于，包括三角积分调变电路，用于对输出自桥式电路的模拟信号进行三角积分调变并作为量化信号予以输出，该输出自桥式电路的模拟信号与成为测量对象的物理量相对应；切换电路，用于根据控制信号的逻辑电平切换第1状态与第2状态，该第1状态是将第1电平的电压施加至所述桥式电路的一方的端子、而将与所述第1电平相异的第2电平的电压施加至所述桥式电路的另一方的端子的状态；该第2状态是将所述第2电平的电压施加至所述一方的端子、而将所述第1电平的电压施加至所述另一端的端子的状态；以及上下数计数器，用于在所述桥式电路成为所述第1状态时，于预定期间根据所述量化信号成为一方的逻辑电平的比率，使成为与所述物理量相对应的数字信号的计数值增加，当所述桥式电路成为第2状态时，于预定期间根据所述量化信号成为一方的逻辑电平的比率使所述计数值减少。
2、 根据权利要求1所述的模拟/数字转换器，其特征在于，所述上下 数计数器包括滤波器，用于为了抑制所述量化信号的噪声而对所述量化信号施行滤 波处理并作为多个位的并列数据予以输出；以及加减算电路，用于在所述桥式电路为所述第l状态时，于所述预定期 间依序将所述并列数据进行加算以使所述计数值增加，而在所述桥式电路 为所述第2状态时，于所述预定期间依序将所述并列数据进行减算以使所 述计数值减少。
3、 根据权利要求l或2所述的模拟/数字转换器，其特征在于，该模拟/数字转换器进一步包括移位演算电路，用于以在所述第1状态能够表示所述计数值的位数与在所述第2状态能够表示所述计数值的位数成为相等的方式对所述计数值进行移位处理。
4、 根据权利要求2所述的模拟/数字转换器，其特征在于，所述加减 算电路的所述计数值是从最下位位至少舍弃1位而输入至所述移位演算电 路。
全文摘要
本发明公开了一种模拟/数字转换器，包括三角积分调变电路，用于对输出自桥式电路的模拟信号进行三角积分调变并作为量化信号予以输出；切换电路，用于根据控制信号的逻辑电平切换第1状态与第2状态，第1状态是将第1电平的电压施加至桥式电路的一方的端子、将与第1电平相异的第2电平的电压施加至桥式电路的另一方的端子的状态，第2状态是将第2电平的电压施加至一方的端子、将第1电平的电压施加至另一方的端子的状态；以及上下数计数器，用于在桥式电路成为第1状态时，于预定期间根据量化信号成为一方的逻辑电平的比率使计数值增加，当桥式电路成为第2状态时，于预定期间根据量化信号成为一方的逻辑电平的比率使计数值减少。
文档编号H03M3/02GK101465651SQ20081018440
公开日2009年6月24日 申请日期2008年12月19日 优先权日2007年12月21日
发明者铃木裕久, 长谷川和男 申请人:三洋电机株式会社;三洋半导体株式会社