非同步逐渐逼近式模拟至数字转换器的制造方法
【技术领域】
[0001]本发明有关一种逐渐逼近式(successiveapproximat1n register, SAR)模拟至数字转换器，特别是关于一种非同步逐渐逼近式模拟至数字转换器。
【背景技术】
[0002]逐渐逼近式(SAR)模拟至数字转换器为模拟至数字转换器的一种，用以将模拟信号转换为相应的数字信号。逐渐逼近式模拟至数字转换器是借由比较与搜寻所有量化阶层，以得到数字输出。逐渐逼近式模拟至数字转换器所需电路面积与成本较其他模拟至数字转换器来得少，然而需要较多周期才能得到数字输出，因此不适于高速的应用。
[0003]为了加速操作，因而有非同步逐渐逼近式模拟至数字转换器的提出。然而，传统非同步逐渐逼近式模拟至数字转换器会在电容器尚未稳定前即进行比较，造成非完全的稳定，因而产生错误的数字输出。
[0004]鉴于传统逐渐逼近式模拟至数字转换器无法有效且正确地提升操作速度，因此亟需提出一种新颖的逐渐逼近式模拟至数字转换器，以克服传统逐渐逼近式模拟至数字转换器的缺点。
【发明内容】
[0005]鉴于上述，本发明的目的之一在于提出一种逐渐逼近式(SAR)模拟至数字转换器，其于比较或/且稳定期间，以非同步方式来操作。
[0006]本发明的目的是采用以下技术方案来实现的。本发明提出一种非同步逐渐逼近式(SAR)模拟至数字转换器，包含取样电路、比较器及一对阵列。取样电路对输入电压进行取样，以产生取样输入电压。比较器接收取样输入电压。每一阵列包含多个独立切换的二兀加权电容器，其分别借由多个相位开关以耦接至比较器的输出。当前一位元完成比较时，目前位元相应的相位开关的相位信号变为主动，且当目前位元完成比较时，相应的相位信号变为非主动。
[0007]本发明的目的还可采用以下技术措施进一步实现。
[0008]前述的非同步逐渐逼近式模拟至数字转换器，其中每一阵列的所述多个电容器的第一端耦接至该比较器的输入，且所述多个电容器的第二端借由所述多个相位开关而分别切换耦接至该比较器的输出。
[0009]前述的非同步逐渐逼近式模拟至数字转换器，其中当跨于该阵列的前一位元相应的所述多个电容器的电压具不同逻辑状态时，则前一位元完成比较；且当跨于该阵列的目前位元相应的所述多个电容器的电压具不同逻辑状态时，则目前位元完成比较。
[0010]前述的非同步逐渐逼近式模拟至数字转换器，其更包含时序逻辑，其根据位元的相应电容器的逻辑状态，以产生相应于该位元的完成信号。
[0011]前述的非同步逐渐逼近式模拟至数字转换器，其中该时序逻辑包含多个或门，每一该或门的二输入分别接收相应的所述多个电容器的反相逻辑状态，借以产生该完成信号。
[0012]前述的非同步逐渐逼近式模拟至数字转换器，其中该电容器的逻辑状态是撷取自闩锁器与反相器之间的中间节点，其中该闩锁器与该反相器设于相应的该相位开关与该电容器之间。
[0013]前述的非同步逐渐逼近式模拟至数字转换器，其中该闩锁器包含二反相器，其交叉耦接以形成闭合回路。
[0014]前述的非同步逐渐逼近式模拟至数字转换器，其更包含相位产生及门，其二输入分别接收前一位元的完成信号与目前位元的反相完成信号，以产生目前位元的相位信号。
[0015]前述的非同步逐渐逼近式模拟至数字转换器，其更包含一或多个延迟单元，连接于部分的所述多个或门之后。
[0016]前述的非同步逐渐逼近式模拟至数字转换器，其中较高有效位元的延迟单元数目多于较低有效位元的延迟单元。
[0017]前述的非同步逐渐逼近式模拟至数字转换器，其中仅有当该比较器的输出电压变为有效且所述多个电容器变为稳定时，该比较器才进行比较。
[0018]前述的非同步逐渐逼近式模拟至数字转换器，其更包含及门，接收该比较器的二输出电压，以产生有效信号，用以表不该比较器的输出电压为有效。
[0019]前述的非同步逐渐逼近式模拟至数字转换器，其中仅有当该有效信号为主动且至少一相位信号为主动，使得比较时钟变为主动时，该比较器才进行比较。
[0020]借由上述技术方案，本发明的非同步逐渐逼近式(SAR)模拟至数字转换器至少具有下列优点及有益效果:本发明的一种逐渐逼近式(SAR)模拟至数字转换器，其于比较或/且稳定期间，以非同步方式来操作。
[0021]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
[0022]图1显示本发明实施例的逐渐逼近式(SAR)模拟至数字转换器的电路。
[0023]图2显示图1的逐渐逼近式模拟至数字转换器的相位信号的产生电路。
[0024]图3例不图2的相位/[目号广生的相关时序图。
[0025]图4显示本发明另一实施例的逐渐逼近式模拟至数字转换器的电路。
[0026]图5显示产生比较时钟的电路，可适用于图4的逐渐逼近式模拟至数字转换器。
[0027]图6A显示本发明实施例的图1的闩锁器的详细电路。
[0028]图6B至图6E显示图6A的闩锁器的操作阶段。
[0029]【主要元件符号说明】
[0030]100:逐渐逼近式模拟至数字转换器
[0031]400:逐渐逼近式模拟至数字转换器
[0032]11:取样电路12:比较器
[0033]13A:第一阵列13B:第二阵列
[0034]131:电容器132:相位开关
[0035]133:H锁器134:反相器
[0036]135:反相器14:时序逻辑
[0037]141:或门142:延迟单元
[0038]35:及门51:及门
[0039]Vin:输入电压Vip:输入电压
[0040]Clks:取样时钟/Clks:反相取样时钟
[0041]Cl?Cn:电容器SWl?SWn:相位开关
[0042]Phase_l ?Phase_n:相位信号
[0043]Clkl?Clkn:完成信号
[0044]Vop:输出电压Von:输出电压
[0045]Clkc:比较时钟Valid:有效信号
[0046]bitp, 1:位元 Ibitn, 1:位元 i
[0047]Ml?M9:晶体管Cout_n:比较输出
[0048]Cout_p:比较输出Phase, 1:相位信号
[0049]CLK, 1-1:完成信号reset:重置信号
[0050]Vdacp:取样输入电压Vdacn:取样输入电压
【具体实施方式】
[0051]为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种非同步逐渐逼近式(SAR)模拟至数字转换器的【具体实施方式】、结构、特征及其功效，详细说明如后。
[0052]图1显示本发明实施例的逐渐逼近式(SAR)模拟至数字转换器100的电路。实施例采用差动信号形式，其输入电压包含二互补信号(或差动信号对)Vin与Vip。
[0053]本实施例的逐渐逼近式模拟至数字转换器100包含取样电路11，受控于取样时钟Clks，对输入电压Vin/Vip进行取样，以产生取样输入电压。逐渐逼近式模拟至数字转换器100还包含(模拟)比较器12，具非反相输入与反相输入，分别接收取样输入电压的互补信号。
[0054]逐渐逼近式模拟至数字转换器100包含数字至模拟转换器，其包含一对阵列(13A与13B),每一阵列包含独立切换二元加权(binary weighted)电容器131 (Cl?Cn)。对于第一阵列13A,电容器131 (Cl?Cn)的第一端稱接至比较器12的非反相输入,且电容器131 (Cl?Cn)的第二端分别借由相位开关132 (Sffl?SWn)切换耦接至比较器12的第一输出。类似的情形，对于第二阵列13B，电容器131 (Cl?Cn)的第一端耦接至比较器12的反相输入，且电容器131 (Cl?Cn)的第二端分别借由相位开关132 (Sffl?SWn)切换耦接至比较器12的第二输出。
[0055]根据图1所例示的逐渐逼近式模拟至数字转换器100，比较器12从最高有效位元(MSB)至最低有效位元(LSI)依序进行二元搜寻(binary search)的比较。举例而言，电容器131 (Cl?Cn)分别相应至位元I至位元n，其中电容器131 (Cl)具最大电容值而相应至最高有效位元，电容器131 (Cn)具最小电容值而相应至最低有效位元。进行比较的位元所相应的相位开关132受控于相应的相位信号而闭合，其他的相位开关132则断开。例如，进行比较的位元2所相应的相位开关132 (SW2)受控于相应的相位信号(Phase_2)而闭合，其他的相位开关132 (Sffl与SW3?Sffn)则断开。
[0056]根据实施例的特征之一，于进行二元搜寻比较的相位开关132是以非同步方式来操作的。一般来说，较低有效位元于进行二元搜寻比较所需时间大于较高有效位元。详而言之，当前一位元(例如，位元m)完成比较，换句话说，跨于阵列(13A与13B)的相应电容器131 (Cm)的电压被分开(一个为逻辑“1”，另一个为逻辑“0”)，则目前位元(例如，位元m+1)相应的相位信号(例如，Phase_m+1)变为主动(