连续逼近式模拟数字转换器及其方法
【专利摘要】一种连续逼近式模拟数字转换器及其方法，尤其是在最后几个位决定期间中的每一个位决定期间，利用比较器连续对第一电位与取样及数字模拟转换电路上的第二电位进行多次比较以得到多个比较结果，然后再由连续逼近式控制电路根据得到的多个比较结果来产生对应的输出位。
【专利说明】连续逼近式模拟数字转换器及其方法
【技术领域】
[0001] 本发明涉及一种模拟数字转换技术，特别涉及一种连续逼近式模拟数字转换器 (SAR ADC)及其方法。
【背景技术】
[0002] 模拟数字转换器（analog-to-digital converter ;ADC)有多种架构，例如：快闪 式（flash) ADC、管路式（pipelined) ADC、连续逼近式（successive-approximation-regist er;SAR) ADC等。这些架构各有各的优点，通常会依据不同的应用需求来选定。其中，连续 逼近式ADC较其他架构消耗较低功率、较小面积及较低成本。
[0003] 传统上，SAR ADC都是采用二元搜索算法（binary search algorithm)来得到与 输入信号相匹配的数字输出码。在转换过程中，根据每一次比较器的比较结果，SAR ADC 中的数字模拟转换电路通常都需要加或减掉一个二进制比例的电压，到最后一个位周 期（bit cycle)结束之后，输入信号与参考电压的差距就会小于一个最低有效位（least significant bit ;LSB)。然而，当输入信号较小时，其容易受噪声干扰(此干扰包括比较器、 芯片系统本身、电源的干扰等)，进而导致发生误判。
【发明内容】
[0004] 在一实施例中，一种连续逼近式模拟数字转换方法包括：通过对一模拟信号进行 取样来产生一第一电位、利用一比较器根据该第一电位与该数字模拟转换电路上连续发生 的多个第二电位依序产生多个输出位、以及基于此些输出位输出一数字信号。于此，此些第 二电位分别对应于这些输出位。其中，最后一输出位的产生步骤包括利用一比较器对第一 电位与最后一次发生的第二电位连续进行多次比较，以得到多个第一比较结果、以及根据 此些第一比较结果产生最后一输出位。
[0005] 在另一实施例中，一种连续逼近式模拟数字转换方法包括：通过对一模拟信号进 行取样来产生一第一电位、利用一比较器根据该第一电位与该数字模拟转换电路上连续发 生的多个第二电位依序产生多个输出位、以及基于此些输出位输出一数字信号。其中，此些 输出位中的最后j个输出位的产生步骤包括：利用一比较器对第一电位与最后一次发生的 第二电位连续进行多次比较，以分别得到多个第一比较结果、以及根据这些第一比较结果 产生最后j个输出位。于此，j为大于1的整数。
[0006] 在又一实施例中，一种连续逼近式模拟数字转换器包括：一取样及数字模拟转换 电路、一比较器以及一连续逼近式控制电路。一连续逼近式控制电路包括：一第一决定模 块、至少一第二决定模块以及一输出逻辑。第一决定模块对应于多个位决定期间中的最后 一个位决定期间，而各个第二决定模块对应于其余位决定期间的其中之一。
[0007] 取样及数字模拟转换电路通过对一模拟信号进行取样来产生一第一电位。于最后 一个位决定期间，比较器对第一电位与取样及数字模拟转换电路上的一第二电位连续进行 多次比较以分别得到多个第一比较结果，并且第一决定模块根据此些第一比较结果产生一 组最后输出位。于其余位决定期间中的每一位决定期间，比较器对第一电位与第二电位进 行一次比较以得到对应的第二比较结果，以及对应的第二决定模块根据对应的第二比较结 果来产生一输出位，并根据对应的第二比较结果来控制取样及数字模拟转换电路，以调整 在取样及数字模拟转换电路上的第二电位。输出逻辑根据至少一输出位及一组最后输出位 来输出一数字信号。
[0008] 综上，根据本发明的连续逼近式模拟数字转换器（SAR ADC)及其方法针对最后几 个位决定期间增加比较器的比较次数，以在不增加复杂的信号检测装置的状况下有效降低 噪声(例如：比较器、芯片系统本身、电源等所产生的噪声干扰)对SAR ADC的信号噪声比的 影响。再者，对于多次比较结果可利用多数决、平均再进位或者特定的编码方式，来进一步 降低噪声的能量。
【专利附图】
【附图说明】
[0009] 图1为根据本发明一实施例的连续逼近式模拟数字转换器（SAR ADC)的概要示意 图。
[0010] 图2和图3为根据本发明一实施例的连续逼近式（SAR)模拟数字转换方法的概要 流程图。
[0011] 图4为图1中的第一决定模块的一实施例的概要示意图。
[0012] 图5为根据本发明另一实施例的SAR模拟数字转换方法的部分流程图。
[0013] 图6为根据本发明另一实施例的SAR ADC的概要示意图。
[0014] 图7为图6中的第一决定模块的一实施例的概要示意图。
[0015] 图8和图9为根据本发明又一实施例的SAR模拟数字转换方法的部分流程图。
[0016] 图10为图1中的连续逼近式控制电路的另一实施例的局部示意图。
[0017] 图11为根据本发明另一实施例的SAR ADC的局部示意图。
[0018] 图12为图11中的系统时钟、时钟信号以及控制时钟的一实施例的时序图。
[0019] 【符号说明】
[0020] 10连续逼近式模拟数字转换器（SAR ADC)
[0021] 110取样及数字模拟转换电路
[0022] 130比较器
[0023] 150连续逼近式控制电路
[0024] 151输入逻辑
[0025] 153-1 ?153-N 决定模块
[0026] 154产生单元
[0027] 154-1 ?154-3 产生单元
[0028] 155判定单元
[0029] 157输出逻辑
[0030] 1571逻辑元件
[0031] 1573输出单元
[0032] B1 ?B (Ν+j-l)输出位
[0033] B[1:N]数字信号
[0034] B (N_l)_a 数字码
[0035] B (N_l)_b 数字码
[0036] B (N_l)_c 数字码
[0037] BN_a 数字码
[0038] BN_b 数字码
[0039] BN_c 数字码
[0040] CKc控制时钟
[0041] CKs系统时钟
[0042] CK1 ?CK (N+4)时钟信号
[0043] 0UT_p比较结果
[0044] QUT_n比较结果
[0045] Sc数字控制信号
[0046] Valid有效信号
[0047] Vin模拟信号
[0048] VDD供应电压
[0049] VI第一电位
[0050] V2第二电位
[0051] S21对取样模拟信号进行取样并保存
[0052] S23根据接收到的数字控制信号产生第二电位
[0053] S25对取样及数字模拟转换电路上的第一电位与取样及数字模拟转换电路上的第 二电位的进行一次比较以得到一比较结果
[0054] S27根据此比较结果产生一输出位
[0055] S29根据此比较结果将数字控制信号输出给取样及数字模拟转换电路
[0056] S33根据接收到的数字控制信号产生第二电位
[0057] S35对取样及数字模拟转换电路上的第一电位与取样及数字模拟转换电路上的第 二电位的进行一次比较以得到一比较结果
[0058] S37根据此比较结果产生一数字码
[0059] S38根据对应此些比较结果的数字码产生一输出位
[0060] S39根据此些比较结果将数字控制信号输出给取样及数字模拟转换电路
[0061] S43根据接收到的数字控制信号产生第二电位
[0062] S45对取样及数字模拟转换电路上的第一电位与取样及数字模拟转换电路上的第 二电位的进行一次比较以得到一比较结果
[0063] S47根据此比较结果产生一数字码
[0064] S48根据对应此些比较结果的数字码产生最后的输出位
[0065] S48'根据对应此些比较结果的数字码产生多个输出位
[0066] S51基于所有的输出位输出一数字信号
【具体实施方式】
[0067] 图1为根据本发明一实施例的连续逼近式模拟数字转换器（SAR ADC)的概要示意 图。图2和图3为根据本发明一实施例的连续逼近式（SAR)模拟数字转换方法的概要流程 图。
[0068] 参照图1，SAR ADC10包括一取样及数字模拟转换电路110、一比较器130以及一 连续逼近式控制电路150。
[0069] 取样及数字模拟转换电路110耦接至比较器130的两个输入端、比较器130的输 出端耦接至连续逼近式控制电路150、并且连续逼近式控制电路150耦接至取样及数字模 拟转换电路110的控制端。
[0070] 参照图2, SAR ADC10的运作始于取样阶段（sampling phase)。在取样阶段期间， 连续逼近式控制电路150以数字控制信号Sc控制取样及数字模拟转换电路110,以致使取 样及数字模拟转换电路110对取样模拟信号Vin进行取样并保存(步骤S21)。换言之，取样 及数字模拟转换电路110通过取样模拟信号Vin来产生一第一电位VI。
[0071] 接着，SAR ADC10进入位循环阶段（bit-cycling phase),即转换阶段，以决定数 字输出的转换输出。位循环阶段包括依序连接的N个位决定期间。其中，N为大于1的整 数。在每个位决定期间，取样及数字模拟转换电路110会转换一个位并产生一第二电位V2。 于此，取样及数字模拟转换电路110在同一位决定期间只转换一个位，并且由最大有效位 (most significant bit ;MSB)开始转换至最小有效位（least significant bit ;LSB)。
[0072] 在一些实施例中，连续逼近式控制电路150包括N个决定模块153-1?153N以及 一输出逻辑157。
[0073] 决定模块153-1?153 (N-1)分别耦接在比较器130的输出端与取样及数字模拟 转换电路110控制端之间。并且，决定模块153-1?153 (N-1)的输出端连接至输出逻辑 157。决定模块153-1?153 (N-1)中的每一者耦接至下一决定模块。
[0074] N个决定模块153-1?153N分别对应于N个位决定期间，并且在各位决定期间，对 应的决定模块根据比较器130的输出0UT_p、0UT_n决定一输出位。
[0075] 为了方便描述，以下将决定模块153-N称之为第一决定模块153-N，而其余决定模 块153-1?153- (N-1)称之为第二决定模块153-1?153- (N-1)。
[0076] 在第1位决定期间，连续逼近式控制电路150将数字控制信号Sc输出给取样及 数字模拟转换电路110。在一些实施例中，连续逼近式控制电路150根据第二决定模块 153-1?153 (N-1)的输出（S卩，输出位B1?B (N-1))产生数字控制信号Sc。
[0077] 取样及数字模拟转换电路110再根据接收到的数字控制信号Sc产生第二电位V2 (步骤S23)。于此，数字控制信号Sc的最高(第一）位为"1"，而其余位为"0"。
[0078] 接着，比较器130对取样及数字模拟转换电路110上的第一电位VI与取样及数字 模拟转换电路110上的第二电位V2进行一次比较以得到第1次比较结果0UT_p、0UT_n (步 骤S25)。于此，比较结果0UT_p、0UT_n为一差动信号。
[0079] 第二决定模块153-1根据此次比较结果0UT_p、0UT_n产生一输出位B1(步骤S27)。 举例来说，假设第一电位VI为输入信号Vin，而第二电位V2为数字控制信号Sc转换后的模 拟输出（VDAC)。此时，当比较器130的比较结果0UT_p、0UT_n为模拟输出VDAC小于输入信 号Vin时，第二决定模块153-1将输出位B1的值设定为"1"，即，输出信号B[1:N]的第1位 为1。反之，当比较器130的比较结果0UT_p、0UT_n为模拟输出VDAC大于或等于输入信号 Vin时，第二决定模块153-1将输出位B1设定为"0"，S卩，输出信号B[1:N]的第1位为0。
[0080] 并且，连续逼近式控制电路150根据此次比较结果0UT_p、0UT_n控制取样及数字 模拟转换电路110 (步骤S29)，以调整在取样及数字模拟转换电路110上的第二电位V2。 换言之，连续逼近式控制电路150根据第二决定模块153-1所产生的输出位Β1来调整并将 新的数字控制信号Sc输出给取样及数字模拟转换电路110,以致使取样及数字模拟转换电 路110根据新的数字控制信号Sc产生第二电位V2(步骤S23)。以第1次比较结果0UT_p、 〇UT_n为模拟输出VDAC小于输入信号Vin为例，此时，数字控制信号Sc的最高(第一)位维 持为" 1"、次高(第二）位由"0"改设为" 1"，而其余位也维持为"0"。而取样及数字模拟转 换电路110则根据新的数字控制信号Sc产生第二电位V2。同样地，若以第1次比较结果 0UT_p、0UT_n为模拟输出VDAC不小于输入信号Vin为例，数字控制信号Sc的最高(第一） 位则改设为"0"、次高(第二）位由"0"改设为" 1"，而其余位也维持为"0"。
[0081] 比较器130再次对取样及数字模拟转换电路110上的第一电位VI与取样及数字 模拟转换电路110上的第二电位V2的进行一次比较，以得到第2次比较结果0UT_p、0UT_n (步骤S25)。
[0082] 第二决定模块153-1再根据此次比较结果0UT_p、0UT_n产生(设定）对应的输出 位B2,即输出信号B[1:N]的第2位(步骤S27)。
[0083] 并且，连续逼近式控制电路150根据此次比较结果0UT_p、0UT_n再次控制取样及 数字模拟转换电路110 (步骤S29)，以再次调整在取样及数字模拟转换电路110上的第二 电位V2。
[0084] 也就是说，通过反复依序执行(步骤S23)、（步骤S25)、（步骤S27)及(步骤S29)， 直至完成倒数第2个位决定期间。此时，第二决定模块153-1?153 (N-1)已分别产生(设 定）输出位B1?B (N-1)，即输出信号B[1:N]的第1位至第N-1位。
[0085] 于第N个位决定期间（S卩，最后位决定期间），比较器130重复对第一电位VI与第 二电位V2进行比较以得到多个比较结果0UT_p、0UT_n，S卩，连续对第一电位VI与第二电位 V2进行多次比较。为了方便描述，于第N个位决定期间所产生的比较结果0UT_p、0UT_n称 之为第一比较结果〇UT_p、0UT_n，而其余位决定期间所产生的比较结果0UT_p、0UT_n称之 为第二比较结果0UT_p、0UT_n。换言之，于最后位决定期间，比较器130连续进行m次比较 而得到m个第一比较结果0UT_p、0UT_n。于此，m为大于1的整数。于最后位决定期间，t匕 较器130比较完成后，连续逼近式控制电路150不会根据每次的比较结果0UT_p、0UT_n控 制取样及数字模拟转换电路110去调整其上的第二电位V2,也就是说，于最后位决定期间， 连续逼近式控制电路150不会改变所输出的数字控制信号Sc，以致使多次比较所使用的第 二电位V2维持不变。
[0086] 换言之，在同一个位循环阶段中，第一决定模块连续处理多个比较结果，而第二决 定模块则仅处理一个比较结果。
[0087] 在一些实施例中，第一决定模块153-N包括m个产生单兀154以及一判定单兀 155。m个产生单元154分别耦接在比较器130的输出端与判定单元155的输入端之间。
[0088] m个产生单元分别对应于m个第一比较结果0UT_p、0UT_n，并且根据对应的第一比 较结果0UT_p、0UT_n产生对应的数字码。
[0089] 图4为图1中的第一决定模块153-N的一实施例的概要示意图。
[0090] 以连续比较3次（S卩，m=3)为例，搭配参照图3和图4,第一决定模块153-N包括3 个产生单元154-1、154-2、154-3以及一判定单元155。产生单元154-1、154-2、154-3分别 耦接在比较器130的输出端与判定单元155的输入端之间。判定单元155的输出端连接至 取样及数字模拟转换电路110的控制端以及输出逻辑157。
[0091] 于第N个位决定期间，取样及数字模拟转换电路110根据新的数字控制信号Sc产 生第二电位V2 (步骤S43)。然后，比较器130进行第1次比较(整个位循环阶段的第N次 比较)，即比较第一电位VI与第二电位V2以得到第1个第一比较结果0UT_p、0UT_n (步骤 S45)。产生单元154-1根据此次第一比较结果0UT_p、0UT_n产生一数字码B3_a(步骤S47)。
[0092] 接着，比较器130再进行第2次比较(整个位循环阶段的第N+1次比较)，即比较第 一电位VI与第二电位V2以再得到第2个第一比较结果0UT_p、0UT_n (步骤S45)。产生单 元154-2再根据此次的第一比较结果0UT_p、0UT_n产生一数字码B3_b (步骤S47)。
[0093] 然后，比较器130再进行第3次比较(整个位循环阶段的第N+2次比较)，即比较第 一电位VI与第二电位V2以再得到第3个第一比较结果0UT_p、0UT_n (步骤S45)。产生单 元154-3再根据此次的第一比较结果0UT_p、0UT_n产生一数字码B3_c (步骤S47)。
[0094] 于完成设定的比较次数后，判定单元155根据对应此3次第一比较结果0UT_p、 〇UT_n的数字码B3_a、B3_b、B3_c产生(设定）最后的输出位BN (步骤S48)。
[0095] 然后，输出逻辑157即以所有设定好的输出位B1?BN作为一数字信号B [1:N]，并 将此数字信号B[1:N]输出给下一级的电路(步骤S51)。
[0096] 图5为根据本发明另一实施例的SAR模拟数字转换方法的部分流程图。图6为根 据本发明另一实施例的SAR ADC的概要示意图。
[0097] 在一些实施例中，参照图5和图6,第一决定模块153-N可根据m个第一比较结果 0UT_p、0UT_n的数字码产生多个输出位BN?B (Ν+j-l)(步骤S48'）。其中，j为大于1的 整数。
[0098] 此时，输出逻辑157即以所有的输出位B1?B (Ν+j-l)作为一数字信号 B[l:N+j-l]，并将此数字信号B[l:N+j-l]输出给下一级(步骤S51)。
[0099] 图7为图6中的第一决定模块153-N的一实施例的概要不意图。
[0100] 以连续比较2次且产生2个输出位为例，搭配参照图7,第一决定模块153-N包括 2个产生单元154-U154-2以及一判定单元155。产生单元154-1U54-2分别耦接在比较 器130的输出端与判定单元155的输入端之间。判定单元155的输出端连接至取样及数字 模拟转换电路110的控制端以及输出逻辑157。
[0101] 在第N个位决定期间，比较器130连续进行2次比较(整个位循环阶段的第N及 N+1次比较）而依序得到2个第一比较结果0UT_p、0UT_n。产生单元154-1根据第1个第 一比较结果0UT_p、0UT_n产生一数字码B3_a，并且产生单元154-2根据第2个第一比较结 果0UT_p、0UT_n产生一数字码B3_b (步骤S47)。然后，判定单元155可利用一转换表(如 下表一）根据数字码BN_a、BN_b得到最后两个输出位BN、B (N+1)(步骤S48'）。
[0102] 表一
[0103]
【权利要求】
1. 一种连续逼近式模拟数字转换方法，包括： 通过对一模拟信号进行取样来产生一第一电位； 利用一比较器根据所述第一电位与数字模拟转换电路上连续发生的多个第二电位而 依序产生多个输出位，其中，所述第二电位分别对应于所述输出位；以及 基于所述输出位输出一数字信号； 其中，所述输出位中的最后一输出位的产生步骤包括： 利用所述比较器连续对所述第一电位与所述第二电位中的最后一次发生的第二电位 进行多次比较，以得到多个第一比较结果；以及 根据所述第一比较结果产生所述最后一输出位。
2. 根据权利要求1所述的连续逼近式模拟数字转换方法，其中，根据所述第一比较结 果产生所述最后一输出位的步骤包括： 根据所述比较器的所述第一比较结果来分别产生多个数字码；以及 对所述数字码的进行多数决以得到所述最后一输出位。
3. 根据权利要求1所述的连续逼近式模拟数字转换方法，其中，根据所述第一比较结 果来产生对应的所述最后一输出位的步骤包括： 根据所述比较器的所述第一比较结果来分别产生多个数字码；以及 对所述数字码进行平均再进位以得到所述最后一输出位。
4. 根据权利要求1所述的连续逼近式模拟数字转换方法，其中，所述输出位中的倒数 第2至倒数第k个输出位中的每一个所述输出位的产生步骤包括： 利用所述比较器连续对所述第一电位与对应的所述第二电位进行多次比较，以得到多 个第三比较结果； 根据所述第三比较结果控制所述数字模拟转换电路，以调整所述数字模拟转换电路上 的所述第二电位；以及 根据所述第三比较结果来产生对应的所述输出位； 其中，k为整数，且k+2小于所述输出位的总数。
5. 根据权利要求4所述的连续逼近式模拟数字转换方法，其中，根据所述第三比较结 果来产生对应的所述输出位的步骤包括： 根据所述第三比较结果来分别产生多个数字码；以及 对所述数字码进行多数决以得到对应的所述输出位。
6. 根据权利要求4所述的连续逼近式模拟数字转换方法，其中，根据所述第三比较结 果来产生对应的所述输出位的步骤包括： 根据所述第三比较结果来分别产生多个数字码；以及 对所述数字码进行平均再进位以得到对应的所述输出位。
7. 根据权利要求1至6中任一项所述的连续逼近式模拟数字转换方法，其中，所述输出 位中的其余输出位中的每一个所述输出位的产生步骤包括： 利用所述比较器对所述第一电位与对应的所述第二电位进行一次比较，以得到一第二 比较结果； 根据所述比较器的所述第二比较结果来控制所述数字模拟转换电路，以调整所述数字 模拟转换电路上的所述第二电位；以及 根据所述第二比较结果来产生对应的所述输出位。
8. -种连续逼近式模拟数字转换方法，包括： 通过对一模拟信号进行取样来产生一第一电位； 利用一比较器根据在所述第一电位与数字模拟转换电路上连续发生的多个第二电位 依序产生多个输出位；以及 基于所述输出位输出一数字信号； 其中，所述输出位中的最后j个输出位的产生步骤包括： 利用一比较器连续对所述第一电位与所述第二电位中的最后一次发生的第二电位进 行多次比较，以分别得到多个第一比较结果；以及 根据所述比较器的所述第一比较结果来产生所述最后j个输出位，其中，j为大于1的 整数。
9. 根据权利要求8所述的连续逼近式模拟数字转换方法，其中，根据所述第一比较结 果产生所述最后j个输出位的所述步骤包括： 根据所述第一比较结果分别产生至少三个数字码；以及 利用一转换表根据所述数字码来决定所述最后j个输出位。
10. 根据权利要求8或9所述的连续逼近式模拟数字转换方法，其中，所述第二电位中 的第1次发生的第二电位至第j-Ι次发生的第二电位依序对应于所述输出位中的第1输出 位至第j-Ι个输出位，并且所述第1输出位至所述第j-Ι个输出位中的每一个输出位的产 生步骤包括： 利用所述比较器对所述第一电位与对应的所述第二电位进行一次比较，以得到一第二 比较结果； 根据所述第二比较结果来控制所述数字模拟转换电路，以调整所述数字模拟转换电路 上的所述第二电位；以及 根据所述第二比较结果来产生对应的所述输出位。
11. 一种连续逼近式模拟数字转换器，包括： 一取样及数字模拟转换电路，用以通过对一模拟信号进行取样来产生一第一电位； 一比较器，用以于多个位决定期间中的最后一个位决定期间，连续对所述第一电位与 所述取样及数字模拟转换电路上的一第二电位进行多次比较以分别得到多个第一比较结 果，以及于其余位决定期间，分别对所述第一电位与所述第二电位的进行一次比较以得到 对应的第二比较结果；以及 一连续逼近式控制电路，包括： 一第一决定模块，用以于所述最后一个位决定期间，根据所述第一比较结果产生一组 最后输出位； 至少一第二决定模块，每一个所述第二决定模块对应于所述其余位决定期间的其中之 一，以于对应的所述位决定期间，根据对应的所述第二比较结果产生一输出位，并根据对应 的所述第二比较结果来控制所述取样及数字模拟转换电路，以调整所述取样及数字模拟转 换电路上的所述第二电位；以及 一输出逻辑，用以根据所述输出位及所述组最后输出位输出一数字信号。
12. 根据权利要求11所述的连续逼近式模拟数字转换器，其中，所述组最后输出位的 位数为正整数，且小于或等于所述比较器的比较次数。
13. 根据权利要求11所述的连续逼近式模拟数字转换器，其中，所述组最后输出位为 一最后输出位，并且所述第一决定模块包括： 多个产生单元，分别对应于所述第一比较结果，每一个所述产生单元用以根据对应的 所述第一比较结果产生一数字码；以及 一判定单元，用以对所述数字码进行多数决以得到所述最后输出位。
14. 根据权利要求11所述的连续逼近式模拟数字转换器，其中，所述组最后输出位为 一最后输出位，并且所述第一决定模块包括： 多个产生单元，分别对应于所述第一比较结果，每一个所述产生单元用以根据对应的 所述第一比较结果产生一数字码；以及 一判定单元，用以对所述数字码进行平均再进位以得到所述最后输出位。
15. 根据权利要求11所述的连续逼近式模拟数字转换器，其中，所述组最后输出位为 多个最后输出位，并且所述第一决定模块包括： 多个产生单元，分别对应于所述第一比较结果，每一个所述产生单元用以根据对应的 所述第一比较结果产生一数字码；以及 一判定单元，用以利用一转换表根据所述数字码输出所述最后输出位。
16. 根据权利要求11所述的连续逼近式模拟数字转换器，其中，所述比较器还用以于 第2至第k个位决定期间中的每一个位决定期间，对所述第一电位与所述第二电位的进行 多次比较以分别得到多个第三比较结果，并且所述连续逼近式控制电路还包括： 至少一第三决定模块，分别对应于所述倒数第2至第k个位决定期间，以于对应的所述 位决定期间，根据所述比较器的所述第三比较结果来产生对应的输出位。
17. 根据权利要求16所述的连续逼近式模拟数字转换器，其中，每一个所述第三决定 模块包括： 多个产生单元，分别对应于同一所述位决定期间所产生的所述第三比较结果，每一个 所述产生单元用以根据对应的所述第三比较结果产生一数字码；以及 一判定单元，用以对所述数字码进行多数决以得到对应的所述输出位。
18. 根据权利要求16所述的连续逼近式模拟数字转换器，其中，每一个所述第三决定 模块包括： 多个产生单元，分别对应于同一所述决定期间所产生的所述第三比较结果，每一个所 述产生单元用以根据对应的所述第三比较结果来产生一数字码；以及 一判定单元，用以对所述数字码进行平均再进位以得到对应的所述输出位。
【文档编号】H03M1/46GK104143983SQ201310173319
【公开日】2014年11月12日 申请日期:2013年5月10日 优先权日:2013年5月10日
【发明者】林见儒, 黄诗雄 申请人:瑞昱半导体股份有限公司