锁相环电路和该锁相环电路中的方法
【专利摘要】本发明涉及静电电路【技术领域】，公开一种锁相环电路。该锁相环路包括鉴频鉴相器，电荷泵，低通滤波器，压控振荡器，分频器，以及复位模块。该鉴频鉴相器接收第一和第二输入信号并依据该第一和该第二输入信号之间的相位和频率的差值而输出第一和第二调整参数。该电荷泵依据该第一和该第二调整参数产生电流。该低通滤波器依据该电流产生电压。该压控振荡器依据该电压产生振荡频率。该分频器接收和将该振荡频率分频，并产生该第二输入信号。该复位模块产生复位信号以提供给该分频器，其中该复位模块接收该第一信号。本发明的锁相环路使用负反馈环，能有效消除该第一输入信号和该第二输入信号之间的相位误差。
【专利说明】锁相环电路和该锁相环电路中的方法
【技术领域】
[0001] 本申请涉及电路，特别涉及但不限于一种锁相环电路和该锁相环电路中的方法。
【背景技术】
[0002] 锁相环路（PLL)是产生输出信号的控制系统，该输出信号也被称为F_N时钟，其相 位与输入"基准"信号的相位有关，该输入"基准"信号也被称为F_ ref时钟。
[0003] 锁相环路上电后，F_ref时钟与F_N时钟具有初始相位误差，其范围从0到2 π。 该锁相环路只能在该相位误差已被消除后才开始锁定操作。
【发明内容】
[0004] 在一实施例中，提供了一种锁相环（PLL)电路，一锁相环电路包括鉴频鉴相器 (PFD)、电荷泵（CP)、低通滤波器（LPF)、压控振荡器（VC0)、分频器（FD)、以及复位模块。该 鉴频鉴相器（PFD)接收第一和第二输入信号，并依据上述第一和第二输入信号的相位和频 率的差值而输出第一和第二调整参数。该电荷泵（CP)与该鉴频鉴相器（PFD)连接，依据该 第一和第二调整参数产生电流。该低通滤波器（LPF)与该电荷泵（CP)连接，并依据上述电 流产生电压。该压控振荡器与该低通滤波器连接，并依据上述电压产生振荡频率。该分频 器接收和将该振荡频率分频，并产生该第二输入信号。该复位模块产生复位信号以提供给 该分频器，其中该复位模块接收该第一输入信号。
[0005] 在另一实施例中，提供了该锁相环（PLL)电路中的一种方法，包括：通过鉴频鉴相 器接收第一输入信号和第二输入信号，并依据上述第一输入信号和第二输入信号的相位和 频率的差值而输出第一调整参数和第二调整参数；通过电荷泵，依据上述第一调整参数和 第二调整参数产生电流；通过低通滤波器依据上述电流产生电压；通过压控振荡器（VC0)， 依据上述电压产生振荡频率；通过分频器接收该振荡频率，将该振荡频率分频，使用该被分 频的振荡频率产生该第二输入信号；以及通过复位模块，产生复位信号以提供给该分频器。
【专利附图】
【附图说明】
[0006] 本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考 数字标记除详细说明外在各种示图中指示类似部件。
[0007] 图1是根据本发明一实施例的锁相环电路的原理图。
[0008] 图2示出了输入压控振荡器的控制电压V_ctrl和该压控振荡器的输出频率Fvco 之间的关系。
[0009] 图3A说明第二输入信号F_N的相位落后于第一输入信号F_ref的相位的情形。 [0010] 图3B说明第二输入信号F_N的相位超前于第一输入信号F_ref的相位的情形。
[0011] 图4是根据本发明一实施例的复位模块的电路图。
[0012] 图4A是根据本发明另一实施例的复位模块100A。
[0013] 图4B是根据本发明另一实施例的复位模块100B。
[0014] 图5是根据本发明一实施例的部分锁相环电路50的结构图。
[0015] 图6示出了根据本发明一实施例的说明复位信号和第二输入信号F_N的顺序的简 略图。
[0016] 图7是根据本发明另一实施例的说明复位信号、第二输入信号F_N、以及第五D型 触发器的Q输出的顺序的简略图。
[0017] 图8是根据本发明一实施例的锁相环电路中的方法的流程图。
【具体实施方式】
[0018] 现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些 实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多的这些细节，也 可以实施本发明。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地 丰吴糊相关说明。
[0019] 图1示出了根据本发明一实施例的锁相环路的原理图。
[0020] 如图1所示，该锁相环（PLL)电路10包含复位模块（100)、鉴频鉴相器（PFD) 105、 电荷泵（CP) 110、低通滤波器（LPF) 115、压控振荡器（VC0) 120、以及分频器（FD) 125。
[0021 ] 上述鉴频鉴相器105被配置成接收第一输入信号F_ref和第二输入信号F_N，并依 据上述第一输入信号F_ref和第二输入信号F_N的相位和频率的差值而输出图1中被标记 为UP(up)的第一调整参数和图1中被标记为DN(down)的第二调整参数。该第一输入信号 包括上述F_ref时钟信号(在图1中被标记为F_ref )，而该第二输入信号包括上述F_N时钟 信号(在图1中被标记为F_N)。该第一调整参数UP和该第二调整参数DN之间的差值与该 第一输入信号F_ref和该第二输入信号F_N的相位和频率的差值成比例。
[0022] 该电荷泵110与该鉴频鉴相器105连接，并被配置成依据该第一调整参数UP和该 第二调整参数DN产生电流。
[0023] 该低通滤波器115与该电荷泵110连接。该低通滤波器115被配置成依据上述电 流产生电压。
[0024] 该压控振荡器120与该低通滤波器115连接。该压控振荡器120被配置成依据上 述电压产生振荡频率。该压控振荡器120可以包括LC振荡器。
[0025] 该分频器125被配置成接收该振荡频率，将该振荡频率N分频，并使用被分频的振 荡频率产生该第二输入信号F_N，因此该第二输入信号F_N等于该压控振荡器120的输出频 率除以N。
[0026] 该锁相环PLL电路10使用负反馈环。假设最初该第二输入信号F_N与该第一输 入信号F_ref的频率几乎相同。进一步假设该压控振荡器120的输出频率反比于输入该电 压控制振荡器120的控制电压，如图2所示。如果上述第二输入信号F_N的相位落后于上 述第一输入信号？_1·#的相位，如图3A所示，该鉴频鉴相器105改变该压控振荡器120的 控制电压，例如输出脉冲宽度小于该第二调整参数DN的该第一调整参数UP，从而该压控振 荡器120加速，而该第二输入信号F_N相应地加速，并且该第二输入信号F_N接近该第一输 入信号F_ ref。同样的，如果该第二输入信号F_N的相位超前于该第一输入信号F_ref的相 位，如图3B所示，该鉴频鉴相器105改变该压控振荡器120的控制电压，例如输出脉冲宽度 大于该第二调整参数的该第一调整参数，从而该第二输入信号F_N相应地减速，并且该第 二输入信号F_N接近该第一输入信号F_ref。
[0027] 该复位模块100被配置成产生复位信号以提供给该分频器125,其中该复位模块 1〇〇被配置成接收该第一输入信号F_ref。
[0028] 复位模块100的更详细的讨论将参照图4、图4A、以及图4B在下面给出。
[0029] 图4示出了根据本发明一实施例的复位模块的电路图。
[0030] 在图4中，该复位模块100包括第一反相器400、第一 D型触发器405、第二D型触 发器410、第三D型触发器415、以及一个异或（X0R)门420。该第一反相器400接收第三信 号PLLpwd (PLL掉电)。该第一 D型触发器405的D端口与该第一反相器400的输出端口 连接，而该第一 D型触发器405的Q端口与该第二D型触发器410的D端口连接。该第二 D型触发器410的Q端口与该异或X0R门420的第一输入端口和该第三D型触发器415的 D端口连接。该第三D型触发器415的Q端口与该异或门420的第二输入端口连接。该第 一 D型触发器405、第二D型触发器410及第三D型触发器415的时钟端口都接收该第一输 入信号F_ref，从而该异或门420输出一复位脉冲。
[0031] 本领域的技术人员可以理解，该异或门420的两个输入端口分别接收来自该第二 D型触发器410和来自该第三D型触发器415的输出。当该第二D型触发器410的输出为 " 1"并且该第三D型触发器415的输出为"0"时，或者当该第二D型触发器410的输出为 "0"并且该第三D型触发器415的输出为" 1"时，该异或门420输出" 1"。当该第二D型触 发器410和该第三D型触发器415的输出相同时，该异或门420输出"0"。由于该第三D型 触发器415的输出是该第二D型触发器410的延迟版，也就是说，一脉冲在该第二D型触发 器410的输出为"1"和该第三D型触发器415的输出为"0"时产生。因此，该异或门420 产生的脉冲的持续时间与一个D型触发器的延迟时间相同。这里，"0"代表逻辑低电压，例 如地电位，而"1"代表高电压，例如Vcc。
[0032] 图4A示出了复位模块100A的另一实施例。图4A中，相同的参考数字指示与图4 中相同的电路兀件。图4A中，该复位模块100A还包括一与门425。该与门425的第一输入 端口与该第二D型触发器410的Q端口和该异或门420的第一输入端口连接，该与门425 的第二输入端口与该异或门420的输出端口连接，而该与门425输出该复位信号。
[0033] 图4B示出了复位模块100B的另一实施例。图4B中，相同的参考数字指示与图4 中相同的电路元件。图4B中，该复位模块100B还包括至少一个第四D型触发器430,其串 联连接于该第一 D型触发器405的Q端口和该第二D型触发器410的D端口之间。图4B 示出了在该第一 D型触发器405和该第二D型触发器410之间的一个第四D型触发器430。 本领域的技术人员可以理解，多个附加的D型触发器能够被串联安排于该第一 D型触发器 405和该第二D型触发器410之间。
[0034] 图5示出了部分锁相环电路50的结构图，显示了该分频器、该复位信号和该压控 振荡器之间的连接关系。
[0035] 如图5所示，该分频器125还包括2-模块预定标器500和计数模块505。该计数 模块505还包括计数器A (505A)和计数器B (505B)。该锁相环电路50还包括第五D型触 发器510,第六D型触发器515,第二反相器520以及第三反相器525。
[0036] 该2-模块预定标器500与该计数模块505的第一输入端口连接。该2-模块预定 标器500被配置成依据提供给该2-模块预定标器的控制端的控制信号，以1/K或V (K+1) 的分频比率将输入信号的频率分频。也就是说，从该压控振荡器120发送的信号的频率 Fvco被该预定标器505以相应于控制信号的内容的比率分频。在这种情况下，该预定标器 500的控制端被提供一高电平信号，则该预定标器按照1ΛΚ+1)的比率将输入信号的频率 分频，比如1/9。而该预定标器500的控制端接收一低电平信号，则该预定标器500按照1/ K的比率将输入信号的频率分频，比如1/8。优选地，该2-模块预定标器包括4/5分频器， 或者该2-模块预定标器包括2/3分频器。
[0037] 该计数模块505用于控制上述预定标器500。该计数模块505包括计数器A(505A) 和计数器B (505B)。计数器A能够按照预设的数值A将输入频率分频，而计数器B能够按 照预设的数值B将输入频率分频。该分频器125的信号的输出频率等于
【权利要求】
1. 一种锁相环电路，其特征在于，包括： 鉴频鉴相器，被配置成接收第一输入信号和第二输入信号，并依据所述第一输入信号 和所述第二输入信号之间的相位和频率的差值而输出第一调整参数和第二调整参数； 与所述鉴频鉴相器连接的电荷泵，被配置成依据所述第一调整参数和所述第二调整参 数产生电流； 与所述电荷泵连接的低通滤波器，被配置成依据所述电流产生电压； 与所述低通滤波器连接的压控振荡器，被配置成依据所述电压产生振荡频率； 分频器，被配置成接收所述振荡频率，将所述振荡频率分频，并使用该被分频的振荡频 率来产生所述第二输入信号；以及 复位模块，被配置成产生复位信号以提供给所述分频器，其中该复位模块被配置成接 收所述第一输入信号。
2. 根据权利要求1所述的锁相环电路，其特征在于，所述复位模块包括第一反相器，第 一 D型触发器，第二D型触发器，第三D型触发器，和异或门，其中 所述第一反相器被配置成接收第三信号，所述第一 D型触发器的D端口与所述第一反 相器连接，并且所述第一 D型触发器的Q端口与所述第二D型触发器的D端口连接，该第二 D型触发器的Q端口与所述异或门的第一输入端口和所述第三D型触发器的D端口连接，该 第三D型触发器的Q端口与所述异或门的第二输入端口连接，所述第一，第二和第三D型触 发器的时钟端口都被配置成接收所述第一输入信号，从而所述异或门输出复位脉冲。
3. 根据权利要求2所述的锁相环电路，其特征在于，所述复位模块还包括与门，其中该 与门的第一输入端口与所述第二D型触发器的Q端口和所述异或门的第一输入端口连接， 所述与门的第二输入端口与所述异或门连接，并且所述与门输出所述复位信号。
4. 根据权利要求2所述的锁相环电路，其特征在于，所述复位模块还包括串联连接于 所述第一 D型触发器的Q端口和所述第二D型触发器的D接口之间的至少一个第四D型触 发器。
5. 根据权利要求1所述的锁相环电路，其特征在于，所述分频器还包括2-模块预定标 器和计数模块，所述锁相环电路还包括第五D型触发器，第六D型触发器，第二反相器和第 三反相器，其中， 所述2-模块预定标器连接所述计数模块的第一输入端口，所述复位模块与所述第五D 型触发器的时钟端口连接，该第五D型触发器的D端口被配置成接收负电源电压，该第五D 型触发器的Q端口与所述第六D型触发器的负设置端口连接，该第六D型触发器的Q端口与 所述第二反相器的输入端口连接，该第二反相器的输出端口与所述第三反相器和所述第五 D型触发器的负设置端口连接，所述第三反相器与所述计数模块的第二输入端口连接，该计 数模块的第一输出端口与所述第六D型触发器的D端口连接，该计数模块的第二输出端口 被反馈给所述2-模块预定标器，该2-模块预定标器进一步与所述第六D型触发器的时钟 端口连接。
6. 根据权利要求5所述的锁相环电路，其特征在于，所述2-模块预定标器包括8/9分 频器。
7. 根据权利要求5所述的锁相环电路，其特征在于，所述2-模块预定标器包括4/5分 频器。
8. 根据权利要求5所述的锁相环电路，其特征在于，所述2-模块预定标器包括2/3分 频器。
9. 根据权利要求5所述的锁相环电路，其特征在于，所述计数模块包括第一计数器和 第二计数器。
10. 根据权利要求1所述的锁相环电路，其特征在于，所述压控振荡器包括感容振荡 器。
11. 根据权利要求1所述的锁相环电路，其特征在于，所述第一输入信号包括基准信 号。
12. 根据权利要求2所述的锁相环电路，其特征在于，所述第三信号包括锁相环掉电信 号。
13. -种锁相环电路中的方法，其特征在于，包括： 通过鉴频鉴相器接收第一输入信号和第二输入信号； 依据所述第一输入信号和所述第二输入信号之间的相位和频率的差值而输出第一调 整参数和第二调整参数； 通过电荷泵依据所述第一调整参数和所述第二调整参数产生电流； 通过低通滤波器依据所述电流产生电压； 通过压控振荡器依据所述电压产生振荡频率； 通过分频器接收所述振荡频率，将所述振荡频率分频，使用该被分频的振荡频率产生 所述第二输入信号；以及 通过复位模块产生复位信号以提供给所述分频器。
14. 根据权利要求13所述的方法，其特征在于，所述第一输入信号包括基准信号。
15. 根据权利要求13所述的方法，其特征在于，所述第三信号包括锁相环掉电信号。
【文档编号】H03L7/02GK104143974SQ201310170137
【公开日】2014年11月12日 申请日期:2013年5月8日 优先权日:2013年5月8日
【发明者】赵云峰, 郭大为, 孔荣辉 申请人:博通集成电路（上海）有限公司