一种培训用同步装置的制作方法

专利名称：一种培训用同步装置的制作方法
技术领域：
本发明涉及应用于电力系统的同步表领域，尤其涉及一种培训用同步装置。
背景技术：
电力系统中的同步表是用于指示发电待并侧和电网系统侧之间的电压、频率和相 位关系。电力系统常需要对现场操作人员进行模拟现场状态培训，以避免操作人员在现场 的操作失误。如现场中电力系统的同步表的输入信号是发电站的高压交流信号，因此需要 对进行相关操作的人员进行的培训，培训中，操作人员将把模拟的现场高压交流的信号，输 入到培训表中，培训表将显示与现场实际同步表同样的信号，可以很直观地观测所述同步 表的工作状态，降低操作失误。现有的培训用同步表，采用标准的直流4 20mA信号模拟现场的高压信号，并且 这些培训用同步表大多采用指针式，有指示精度差、制作复杂等缺点，其中培训用同步表指 示精度差，则不能很好地显示出与电力系统中同步表的同样状况的输入信号，培训效果差； 制作复杂，使得其成本高。因此有必要提出一种新的培训用同步系统，解决现有技术中存在的问题。

发明内容
本发明的目的在于解决现有技术的上述问题，提供一种培训用同步装置。所述培 训与同步装置有指示精度高，成本低的优点，用于发电公司培训要操作现场仪表的人员，可 以提高培训效果，避免操作人员的现场操作失误。本装置采用数码管显示，可以比较精确地 显示出输入信号，制作比较简单，成本低。本发明的培训用同步装置，包括计算机，还包括用于处理输入信号的输入信号处 理模块、用于将输入电源转换成本装置所需电源的电源转换模块和主板，主板包括CPU板 电路、发光电路和显示电路，所述主板中的CPU根据所述指令转换处理过的输入信号，并比 较转换后的输入信号与基准信号的频率和相位的相对关系，由所述显示电路显示出来；输 入信号处理模块包括用于对输入信号进行采样的采样模块，与所述采样模块相连的A/D转 换模块，用于将采样后的信号转换成数字信号；电源转换模块的输出端分别与计算机、主 板、输入信号处理模块的输入端连接，主板的输入、输出端分别与计算机和输入信号处理模 块连接。所述电源转换模块的通信芯片D6的数据输出端与光耦V7的输入端连接，通信芯 片D6的控制端通过非门D9与光耦V8的输出端连接，通信芯片D6的数据输入端与光耦V9 的输入端连接；电源模块DlO的输出端与VCCl连接，电源模块Dll的输出端接地，电源模块DlO 的一路输入端分别与电源的正、负端连接，电源模块Dll的一路输入端分别与电源的正、负 端连接；电源模块Dll的第一路两个输出端分别与电源和接地脚连接，电源模块Dll的第二路三个输出端中的两个输出端接电源，另一个输出端接地。所述输入信号处理模块的模拟开关D15的控制端与光耦V1、V2、V3的输入端连接， 模拟开关D15的输入端与运算放大器mA的输出端连接，模拟开关D15的输出端与运算放 大器N2C的输入端连接，模拟开关D15中的两个输出端分别连接电源和接地，模拟开关D15 中的一个输入端接地，运算放大器WA的输入端连接采样信号；A/D转换器D17的控制端与光耦V4的输出端连接，A/D转换器D17的片选与光耦 V5的输出端连接，A/D转换器D17通过非门D16与光耦V6的输入端连接；电源模块D13的输入端与VCC3连接，电源模块D13的输出端与电源模块D13的输 入端连接；电源模块D14的输入端接地，电源模块D14的输出端与电源Vref连接。所述CPU板电路中的I/D端与光耦Vl V9的输入、输出端连接，存储芯片D18数 据输入输出端、时钟控制端、片选与CPU板电路中的I/D端连接，三态锁存器D2、D3、D4输入 端与CPU板电路中的I/D端连接，三极管VT12 VT16的基极与CPU板电路中的I/D端连 接。所述发光电路包括驱动电路、发光电路和有12个端口组成6X6的发光二极管矩 阵，其中三极管VT12的集电极通过电阻R53与单色发光二极管VL12的正极连接，单色发光 二极管VL12的负极与双色二极管VL38、VL39的负极串接后接GND1，双色二极管VL38的两 个正极分别通过电阻R55、R56与三极管VT13、VT14的集电极连接，双色二极管VL39的两个 正极分别通过电阻R59、R60与三极管VT15、VT16的集电极连接，三极管VT13的基极与电阻 R55连接，三极管VT14的基极与电阻R56连接；发光二极管矩阵中P32 P67的正极分别与三极管VT6 VTll的集电极连接，发 光二极管矩阵中P41 P46的负极分别与电阻电阻R30 R33、R46 R48连接。所述显示电路中三态锁存器D2输出端与驱动芯片D7的输入端连接，驱动芯片D7 的输出端与数码管的驱动脚连接；三态锁存器D4的输出端与驱动芯片D8的输入端连接，驱 动芯片D8的输出端与发光二极管矩阵中P41 P46的正极连接；三态锁存器D2、D3、D4的 输入端串接；三态锁存器D3的输出端分别通过限流电阻R90 R59与三极管VT8 VTll 的基极连接，三极管VT8 VTll的集电极与数码管的驱动脚连接。本发明提出的培训用同步装置，通过培训用的计算机与同步装置进行通讯连接， 从计算机上发送各种命令，通过同步装置的显示得出现在的状态，从而使现场操作人员在 进行实际的设备操作前培养了对设备的认识，并且由于转换成数字信号，有效地提高了同 步装置的精度，简化了操作流程，不仅仅限于发电站的高压交流的模拟现场培训，还可以用 于显示现场状态的模拟信号均可以采用本发明所述培训用同步装置，如变电站等的模拟现 场培训。


图1为本发明的较佳实施例的系统框图
图2为电源电路图3为输入电路图4为CPU电路图5为发光电路图6为显示电路图。
具体实施例方式下面结合附图，对本发明的具体实施例作进一步的详细说明。本发明提出的一种培训用同步装置的框图如图1所示，包括输入信号处理模块 101、计算机102、主板103、电源转换模块104，其中，输入信号处理模块101的电路如图2所 示，主板103的电路如图4、图5、图6所示，电源转换模块104的电路如图3所示。本发明 所述的培训用同步装置中输入信号处理模块101用于处理输入本装置的信号；计算机102用于用户输入指令，计算机102可以是能使用户发出指令的计算机；主板103与输入信号处理模块101、计算机102连接，用于分析用户通过计算机 102发出的指令以及输入信号处理模块101处理后的信号，并根据所述指令对信号进行相 应的转换(包括信号的大小及类别)，并比较转换后的输入信号与基准信号的频率和相位 的相对关系，并通过显示部分表示出该相对关系，这里，主板可以包括按用户的设定或编程 来处理数据能力的CPU ；主板包括CPU电路、发光电路和显示电路，所述主板中的CPU电路 采用ATMEL8051系列，CPU电路根据所述指令转换处理过的输入信号，并比较转换后的输入 信号与基准信号的频率和相位的相对关系，由所述显示电路显示出来；输入信号处理模块 包括用于对输入信号进行采样的采样模块，与所述采样模块相连的A/D转换模块，用于将 采样后的信号转换成数字信号；电源转换模块的输出端分别与计算机、主板、输入信号处理 模块的输入端连接，主板的输入、输出端分别与计算机和输入信号处理模块连接。电源转换模块104与输入信号处理模块101、计算机102、主板103相连，用于将输 入电源转换成本系统所需电源，并为输入信号处理模块101、计算机102、主板103提供所需 电源。其中，输入信号处理模块101可以进一步包括采样模块和A/D转换模块，采样模块 用于对输入信号进行采样，与所述采样模块相连的A/D转换模块用于将采样后的信号转换 成数字信号。采样模块包括在图3中的采样电阻、运放、模拟开关。本装置可以同时连接多路输入信号，由输入信号根据用户要求选则其中的一路或 多路信号作为待同步测试的信号。本设备的具体工作流程如下1.当只有模拟现场信号的直流信号输入时1)图3中输入信号处理模块对输入的直流信号进行采样，进入模拟开关的输入 端，由图4中的CPU板中的CPU管脚控制模拟开关的选通，选择其中的一路输入信号输入到 A/D转换器中，转换后的数字信号输出到图4中的CPU中；2)CPU输出控制信号，控制驱动模块，驱动图5中的发光二极管或图6中的数码管 发光；2.当只有计算机与同步装置通信时(无模拟现场信号的直流信号输入)图4中的CPU板通过电源转换模块中的通讯芯片，接收计算机发出的通讯信号输 出控制信号，控制图6中的驱动模块，驱动图5中的发光二极管或图6中的数码管发光。发明的具体实施例如图2、图3、图4、图5、图6所示
图2显示了把输入电源转换成本系统所需的电源，放置了通讯芯片。具体连接如 下(1)电源转换输入电源正端与整流二极管VD6正端连接，整流二极管VD6负端与保险丝FUl — 端连接，保险丝FUl另一端与电容C27正端、TVS管VZl负端、滤波器L2的2脚连接，滤波 器L2的4脚与电容C25的正端、滤波器Ll的一端连接，滤波器Ll的另一端与电容C18的 一端、电源模块DlO的1脚、电源模块Dll的1脚连接。输入电源的负端与电容C27的负端、TVS管VZl的正端、滤波器L2的1脚连接，滤 波器L2的3脚与电容C25的负端、电容C18的另一端、电源模块DlO的2脚、电源模块Dll 的2脚连接。电源模块DlO的4脚与电容C22的一端、电容C6的正端连接，电源模块DlO的3 脚与电容C22的另一端、电容C6的负端连接。电源模块Dll的6脚与电容C20的一端、电容C4的正端连接，电源模块Dll的7 脚与电容C20的另一端、电容C4的负端端连接；电源模块Dll的3脚与电容C23的一端、电 容C7的正端连接，电源模块Dll的4脚与电容C23的另一端、电容C7的负端、电容C24的 一端、电容C8的正端连接，电源模块Dll的5脚与电容C24的另一端、电容C8的负端连接。输入电源通过电容C18、电容C25、电容C27、滤波器Li、L2滤波，输出到D10、Dll 的输入端，DlO输出电压VCCl，Dll输出电压VCC2、VCC3。(2)通讯芯片通信芯片D6的8脚与电源模块Dl 1的6脚、电阻R79的一端连接，通信芯片D6的 6脚与电阻R79的另一端连接，通信芯片D6的5脚与电源模块Dll的7脚、电阻R80的一端 连接，通信芯片D6的7脚与电阻R80的另一端连接，通信芯片D6的4脚与光耦V9的6脚、 电阻R72的一端连接，电阻R72的另一端与电源模块Dll的6脚连接，通信芯片D6的2脚 和3脚与非门D9的输出端连接，通信芯片D6的1脚与光耦V7的3脚连接。光耦V7的2脚与电阻R71的一端连接，电阻R71的另一端与电源模块Dll的6脚 连接，光耦V7的5脚与电源模块DlO的2脚连接，光耦V7的6脚与电阻R70的一端连接， 还与图4中的CPUDl的11脚连接，电阻R70的另一端与DlO的4脚连接，光耦V7的7脚与 电阻R7的一端连接，电阻R7的另一端与电源模块DlO的4脚连接，光耦V7的8脚与电源 模块DlO的4脚连接，光耦V7的6脚接输入输出口 RXD0，光耦V7的5脚接地。光耦V8的2脚与电阻R69的一端连接，电阻R69的另一端与电源模块DlO的4脚 连接，光耦V8的3脚与图4中的CPUDl的19脚连接，光耦V8的5脚与电源模块Dll的7 脚连接，光耦V8的6脚与电阻R73的一端、非门D9的输入端连接，电阻R73的另一端与电 源模块Dll的6脚连接，光耦V8的7脚与电阻R8的一端连接，电阻R8的另一端与电源模 块Dll的6脚连接，光耦V8的8脚与电源模块Dll的6脚连接，光耦V8的5脚接地。光耦V9的2脚与电阻R68的一端连接，电阻R68的另一端与电源模块DlO的4脚 连接，光耦V9的3脚与图4中的CPUDl的13脚连接，光耦V9的5脚与电源模块Dll的7 脚连接，光耦V9的7脚与电阻R9的一端连接，电阻R9的另一端与电源模块Dll的6脚连 接，光耦V9的8脚与电源模块Dll的6脚连接，光耦V9的6、7通过电阻R72、R9脚接电源 VCC1，光耦V9的5脚接地。
非门D9的电源正端与电源模块Dll的6脚连接，非门D9的电源负端与电源模块 Dll的7脚连接。图4中CPU板中P3. 7 口控制通讯芯片处在接收状态或发送状态当P 3.7为高电 平时处于接收状态，P3. 7为低电平时处于发送状态，RXDO用来接收外部数据，TXDO用来向 外部发送数据。图3显示了对输入的电流信号进行处理，产生输入信号处理模块中各模块所需电 压，其中的运放的型号为LM324。具体连接如下(1)对输入信号的处理输入信号正端与TVS管VZ2的负端、电阻R65的一端、电容C26的一端、滤波器L3 的2脚连接。输入信号负端与TVS管VZ2的正端、电阻R65的另一端、电容C26的另一端、滤波 器L3的1脚连接。滤波器L3的4脚与电容C33的一端、电阻R77的一端连接，滤波器L3的3脚与电 容C33的另一端、电容C39的一端、电源模块D13的2脚连接。运算放大器mA的3脚与电阻R77的另一端、电容C39的另一端连接，运算放大器 NlA的4脚与电容C47的一端、D13的1脚连接，NlA的11脚与电容C47的另一端、图2中 的电源模块Dll的5脚连接，运算放大器WA的的1脚与运算放大器WA的2脚、模拟开关 D15的4脚连接。输入信号正端与TVS管VZ3的负端、电阻R66的一端、电容C28的一端、滤波器L4 的2脚连接。输入信号负端与TVS管VZ3的正端、电阻R66的另一端、电容C28的另一端、滤波 器L4的1脚连接。 滤波器L4的4脚与电容C34的一端、电阻R78的一端连接，滤波器L4的3脚与电 容C34的另一端、电容C40的一端、电源模块D13的2脚连接。运算放大器mB的5脚与电阻R78的另一端、电容C40的另一端连接，运算放大器 NlB的7脚与运算放大器WB的6脚、模拟开关D15的5脚连接。输入信号正端与TVS管VZ4的负端、电阻R67的一端、电容C29的一端、滤波器L5 的2脚连接。输入信号负端与TVS管VZ4的正端、电阻R67的另一端、电容C29的另一端、滤波 器L5的1脚连接。滤波器L5的4脚与电容C35的一端、电阻R98的一端连接，滤波器L5的3脚与电 容C35的另一端、电容C41的一端、电源模块D13的2脚连接。运算放大器mc的10脚与电阻R98的另一端、电容C41的另一端连接，运算放大 器mc的8脚与运算放大器mc的9脚、模拟开关D15的6脚连接。输入信号正端与TVS管VZ5的负端、电阻R74的一端、电容C30的一端、滤波器L6 的2脚连接。输入信号负端与TVS管VZ5的正端、电阻R74的另一端、电容C30的另一端、滤波 器L6的1脚连接。滤波器L6的4脚与电容C36的一端、电阻R99的一端连接，滤波器L6的3脚与电
8容C36的另一端、电容C42的一端、电源模块D13的2脚连接。运算放大器mD的12脚与电阻R99的另一端、电容C42的另一端连接，NlD的14 脚与运算放大器WD的13脚、模拟开关D15的7脚连接。输入信号正端与TVS管VZ6的负端、电阻R75的一端、电容C31的一端、滤波器L7 的2脚连接。输入信号负端与TVS管VZ6的正端、电阻R75的另一端、电容C31的另一端、滤波 器L7的1脚连接。滤波器L7的4脚与电容C37的一端、电阻RlOO的一端连接，滤波器L7的3脚与 电容C37的另一端、电容C43的一端、电源模块D13的2脚连接。运算放大器N2A的3脚与电阻RlOO的另一端、电容C43的另一端连接，运算放大 器N2A的4脚与电容C48的一端、电源模块D13的1脚连接，运算放大器WA的11脚与电 容C48的另一端、在图2中的电源模块Dll的5脚连接，运算放大器N2A的1脚与运算放大 器N2A的2脚、模拟开关D15的12脚连接。输入信号正端与TVS管VZ7的负端、电阻R76的一端、电容C32的一端、滤波器L8 的2脚连接。输入信号负端与TVS管VZ7的正端、电阻R76的另一端、电容C32的另一端、滤波 器L8的1脚连接。滤波器L8的4脚与电容C38的一端、电阻RlOl的一端连接，滤波器L8的3脚与 电容C38的另一端、电容C44的一端、电源模块D13的2脚连接。运算放大器N2B的5脚与电阻RlOl的另一端、电容C44的另一端连接，运算放大 器N2B的7脚与运算放大器N2B的6脚、模拟开关D15的11脚连接。模拟开关D15的9脚和10脚与电源模块D13的2脚连接，模拟开关D15的2脚与 模拟开关D15的13脚、电容C49的一端、电源模块D13的1脚连接，电容C49的另一端与电 源模块D13的2脚连接，模拟开关D15的3脚与电容C50的一端、图2中的电源模块Dll的 5脚连接，电容C50的另一端与电源模块D13的2脚连接，模拟开关D15的14脚与电源模块 D13的2脚连接，模拟开关D15的8脚与整流二极管VD7的正端、运算放大器N2C的10脚连 接，整流二极管VD7的正端与电源模块D13的2脚连接，电源模块D13的15脚与电阻R103 的一端、光耦Vl的4脚连接，电源模块D13的16脚与电阻R104的一端、光耦V2的4脚连 接，电源模块D13的1脚与电阻R105的一端、光耦V3的4脚连接，模拟开关D15的15脚接 电源VCC3，14脚接地COM。光耦Vl的3脚与电源模块D13的2脚连接，光耦Vl的1脚与电阻R109的一端连 接，电阻R109的另一端与在图2中的电源模块DlO的4脚连接，光耦Vl的2脚与在图6上 的三态锁存器D3的16脚连接。光耦V2的3脚与电源模块D13的2脚连接，光耦V2的1脚与电阻RlllO的一端 连接，电阻RllO的另一端与在图2中的电源模块DlO的4脚连接，光耦V2的2脚与在图6 上的三态锁存器D3的19脚连接。光耦V3的3脚与电源模块D13的2脚连接，光耦V3的1脚与电阻R108的一端连 接，电阻R108的另一端与在图2中的电源模块DlO的4脚连接，光耦V3的2脚与图6上的 三态锁存器D4的19脚连接。
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运算放大器N2C的9脚与电阻R106的一端连接，电阻R106的另一端与运算放大 器N2C的8脚、电阻R107的一端连接，电阻R107的另一端与电阻Rlll的一端、电容C45的 一端、A/D转换器D17的2脚连接，电阻Rlll的另一端与电容C45的另一端、电源模块D13 的2脚连接。
A/D转换器D17的1脚与电源模块D14的6脚连接，A/D转换器D17的3脚和4脚 与电源模块D13的2脚连接，A/D转换器D17的8脚与电源模块D13的3脚连接，A/D转换 器D17的5脚与电阻R114的一端、光耦V 5的6脚连接，电阻R114的另一端与电源模块 D13的3脚连接，A/D转换器D17的6脚与R28的一端、非门D16的输入端连接，电阻R28的 另一端与电源模块D13的3脚连接，A/D转换器D17的7脚与电阻Rl 13的一端、光耦V4的 6脚连接，电阻R113的另一端与电源模块D13的3脚连接。非门D16的电源负端与电源模块D13的2脚连接，非门D16的电源正端与电源模 块D13的3脚连接，非门D16的输出端与光耦V6的3脚连接。光耦V4的5脚与电源模块D13的2脚连接，光耦V4的2脚与电阻Rl 18的一端连 接，电阻R118的另一端与在图2中的电源模块DlO的4脚连接，光耦Vl的3脚与在图4上 的CPUDl的7脚连接。光耦V4的7脚与电阻R116的一端连接，电阻R116的另一端与光耦 V4的8脚、电源模块D13的3脚连接。光耦V5的5脚与电源模块D13的2脚连接，光耦V5的2脚与电阻Rl 19的一端连 接，电阻R119的另一端与在图2中的电源模块DlO的4脚连接，光耦Vl的3脚与在图4上 的CPUDl的8脚连接。光耦V5的7脚与电阻R117的一端连接，电阻R117的另一端与光耦 V5的8脚、电源模块D13的3脚连接。光耦V6的2脚与电阻R112的一端连接，电阻R112的另一端与电源模块D13的3 脚连接，光耦V3的5脚与在图2上的电源模块DlO的3脚连接，光耦V6的6脚与电阻R120 的一端、图4中的CPUDl的9脚连接，电阻R120的另一端与图2中的电源模块DlO的4脚 连接。光耦V6的7脚与电阻R115的一端连接，电阻R115的另一端与光耦V6的8脚、图2 中的电源模块DlO的4脚连接。输入信号处理模块通过电阻R65对输入信号进行采样，经过电容C26、电容C33、滤 波器L3滤波，进入模拟开关D15，由图4中的CPU中的程序通过控制端口控制模拟开关控制 端，选择输入端4输入到D17A/D转换器中进行转换，转换后的数字信号通过非门D16输出 到光偶V6的输入端，然后输出到在图4中的CPU的Pl. 7端口，其中A/D转换器由在图4中 的CPU的Pl. 5、Pl. 6端口通过光偶V4、V5控制，模拟开关由在图4中的CPU的管脚通过光 偶V1、V2、V3控制。其余输入信号采样、滤波部分与上述类似，输出到模拟开关以后处理部分与上述 相同。(2)产生输入信号处理模块所需电压电源模块D13的脚与电容C55的正端、电容C5的一端、图2中的电源模块Dll的 3脚连接，电源模块D13的2脚与电容C55的负端、电容C5的另一端、在图2中的电源模块 Dll的4脚连接，电源模块D13的3脚与C15的一端、电容C19的正端、电源模块D14的2脚 连接，电源模块D14的4脚电容C46的一端、电容C52的正端连接，电源模块D14的4脚与 电容C15的另一端、电容C19的负端、电容C46的另一端、电容C52的负端电源模块、D13的2脚连接。电源模块Dll产生的电压VCC3输出到电源模块D13的输入端，电源模块D13产生 电压VCC5，VCC5输出到电源模块D14的输入端，电源模块D14产生电压Vref。图4显示了 CPU电路的构成。具体连接如下拨位开关S6的1脚与2脚、3脚、4脚、5脚、6脚、7脚、8脚、图2中的电源模块DlO 的3脚连接，拨位开关S6的9脚与RPl的2脚、三态锁存器D5的18脚连接，拨位开关S6 的10脚与排阻RPl的3脚、三态锁存器D5的17脚连接，拨位开关S6的11脚与排阻RPl 的4脚、三态锁存器D5的14脚连接，拨位开关S6的12脚与排阻RPl的5脚、三态锁存器 D5的13脚连接，拨位开关S6的13脚与排阻RPl的6脚、三态锁存器D5的8脚连接，拨位 开关S6的14脚与排阻RPl的7脚、三态锁存器D5的7脚连接，拨位开关S6的15脚与排 阻RPl的8脚、三态锁存器D5的4脚连接，拨位开关S6的16脚与排阻RPl的9脚、三态锁 存器D5的3脚连接，拨位开关S6的1脚 8脚接地GNDl。排阻RPl的1脚与图2中的DlO的4脚连接。三态锁存器D5的2脚与排阻RP2的9脚、CPUDl的43脚连接，三态锁存器D5的5 脚与排阻RP2的8脚、CPUDl的42脚连接，三态锁存器D5的6脚与排阻RP2的7脚、C[UD1 的41脚连接，三态锁存器D5的9脚与排阻RP2的6脚、CPUDl的40脚连接，三态锁存器D5 的12脚与排阻RP2的5脚、CPUDl的39脚连接，三态锁存器D5的15脚与排阻RP2的4脚、 CPUDl的38脚连接，三态锁存器D5的16脚与排阻RP2的3脚、CPUDl的37脚连接，三态锁 存器D5的19脚与排阻RP2的2脚、CPUDl的36脚连接，三态锁存器D5的1脚与CPUDl的 5脚连接，三态锁存器D5的11脚与CPUDl的6脚连接，三态锁存器D5的10脚与电容C13 的一端、在图2中的电源模块DlO的3脚连接，三态锁存器D5的20脚与电容C13的另一 端、在图2中的电源模块DlO的4脚连接。三态锁存器D5的10脚接地GNDl，20脚接电源 VCCl。排阻RP2的1脚与图2中的电源模块DlO的4脚连接。CPUDl的22脚与C9的一端、图2中的电源模块DlO的3脚连接，CPUDl的44脚与 电容C9的另一端、图2中的电源模块DlO的4脚连接，CPUDl的35脚与电容C21的正端、电 阻RlO的一端连接，电容C21的负端与CPUDl的22脚连接，电阻RlO的另一端与CPUDl的 44脚连接，CPUDl的20脚与电容C2的一端、晶振Gl的一端连接，CPUDl的21脚与电容Cl 的一端、晶振Gl的另一端连接，电容Cl的另一端与电容C2的另一端、CPUDl的22脚连接， CPUDl的10脚与跨界器Jl的2脚连接。CPUDl的22脚接地GND 1,44脚接电源VCCl0跨界器Jl的1脚与电容C16的负端连接，跨界器Jl的3脚与存储芯片D18的7 脚、电阻Rl的一端连接。存储芯片D18的1脚与CPUDl的2脚连接，存储芯片D18的2脚与存储芯片D18 的5脚、CPUDl的2脚连接，存储芯片D18的6脚与CPUDl的4脚连接，存储芯片D18的3脚 与存储芯片D18的8脚、电阻Rl的另一端、电容C16的正端、电容C3的一端、图2中的电源 模块DlO的4脚连接存储芯片，D18的4脚与电容C3的另一端、图2中的电源模块DlO的3 脚连接。存储芯片D18的4脚接地GND1。本电路是CPU电路，主要用于根据在CPU中的程序控制发光二极管和数码管显示、 控制模拟开关的选择、控制A/D转换器、控制通讯芯片的发送和接收。
图5显示了发光二极管部分电路的构成。电阻R49的一端与在图4中的CPUDl的27脚连接，电阻R49的另一端与三极管 VT12的1脚连接。电阻R50的一端与图4中的CPUDl的28脚连接，电阻R50的另一端与三极管VT13 的1脚连接。电阻R51的一端与图4中的CPUDl的29脚连接，电阻R51的另一端与三极管VT14 的1脚连接。电阻R63的一端与图4中的CPUDl的30脚连接，电阻R63的另一端与三极管VT15 的1脚连接。电阻R64的一端与图4中的CPUDl的34脚连接，电阻R64的另一端与三极管VT16 的1脚连接。三极管VT12的2脚与三极管VT13的2脚、三极管VT14的2脚、三极管VT15的2 脚、三极管VT16的2脚、在图2中的电源模块DlO的4脚连接，三极管VT12的3脚与电阻R53的一端连接，三极管VT13的3脚与电阻R55的一 端连接，三极管VT14的3脚与电阻R56的一端连接，三极管VT15的3脚与电阻R59的一端 连接，三极管VT16的3脚与电阻R60的一端连接。三极管VT12 VT16的发射极串接后接电源VCCl，发光二极管VL2的负端与发光 二极管VL38的1脚、发光二极管VL39的1脚串接后接地GND1。电阻R53的另一端与发光二极管VL2的正端连接，电阻R55的另一端与发光二极 管VL38的2脚连接，电阻R56的另一端与发光二极管VL38的3脚连接，电阻R59的另一端 与发光二极管VL39的2脚连接，电阻R60的另一端与发光二极管VL39的3脚连接。发光二极管VL2的负端与发光二极管VL38的1脚、发光二极管VL39的1脚、图2 中的电源模块DlO的3脚连接。发光二极管VLl的正端与发光二极管VL8的正端、发光二极管VL9的正端、发光二 极管VL20的正端、发光二极管VL21的正端、发光二极管VL32的正端、在图6中的VT6的3 脚、图6中的数码管DS2的6脚连接。发光二极管VL3的正端与发光二极管VLlO的正端、发光二极管VLll的正端、发光 二极管VL22的正端、发光二极管VL23的正端、发光二极管VL33的正端、在图6中的VT7的 3脚、在图6中的数码管DS2的8脚连接。发光二极管VL4的正端与发光二极管VL12的正端、发光二极管VL13的正端、发光 二极管VL24的正端、发光二极管VL25的正端、发光二极管VL34的正端、在图6中的发光二 极管VT8的3脚、图6中的数码管DS2的9脚连接。发光二极管VL5的正端与发光二极管VL14的正端、发光二极管VL15的正端、发光 二极管VL26的正端、发光二极管VL27的正端、发光二极管VL35的正端、在图6中的发光二 极管VT9的3脚、图6中的数码管DS2的12脚连接。发光二极管VL6的正端与发光二极管VL16的正端、发光二极管VL17的正端、发光 二极管VL28的正端、发光二极管VL29的正端、发光二极管VL36的正端、在图6中的三极管 VTlO的3脚、图6中的数码管DSl的6脚连接。发光二极管VL7的正端与发光二极管VL18的正端、发光二极管VL19的正端、发光二极管VL30的正端、发光二极管VL31的正端、发光二极管VL37的正端、在图6中的VTll 的3脚、图6中的数码管DSl的8脚连接。发光二极管VLl的负端与发光二极管VL3的负端、发光二极管VL4的负端、发光二 极管VL5的负端、发光二极管VL6的负端、发光二极管VL7的负端、图6中的电阻R30的一 端连接。发光二极管VL8的负端与发光二极管VLlO的负端、发光二极管VL12的负端、发光 二极管VL14的负端、发光二极管VL16的负端、发光二极管VL18的负端、图6中的电阻R31
的一端连接。发光二极管VL9的负端与发光二极管VLll的负端、发光二极管VL13的负端、发光 二极管VL15的负端、发光二极管VL17的负端、发光二极管VL19的负端、图6中的电阻R32
的一端连接。发光二极管VL20的负端与发光二极管VL22的负端、发光二极管VL24的负端、发 光二极管VL26的负端、发光二极管VL28的负端、发光二极管VL30的负端、图6中的电阻 R33的一端连接。发光二极管VL21的负端与发光二极管VL23的负端、发光二极管VL25的负端、发 光二极管VL27的负端、发光二极管VL29的负端、发光二极管VL31的负端、图6中的电阻 R46的一端连接。发光二极管VL32的负端与发光二极管VL33的负端、发光二极管VL34的负端、发 光二极管VL35的负端、发光二极管VL36的负端、发光二极管VL37的负端、图6中的电阻 R47的一端连接。本电路的发光二极管主要是用于显示由输入信号处理模块进入的输入信号或由 计算机发出的信号指定的状态，其中显示状态包括循环指示(顺时针或逆时针)如被依次 点亮或单个特定的二极管被点亮。图6显示了主板中的数码管部分电路的构成。具体连接如下三态锁存器D2的20脚与三态锁存器D3的20脚、三态锁存器D4的20脚、驱动芯 片D7的9脚、驱动芯片D8的9脚、图2中的电源模块DlO的4脚连接。三态锁存器D2的10脚、三态锁存器D3的10脚、三态锁存器D4的10脚、驱动芯 片D7的8脚、驱动芯片D8的8脚、图2中的电源模块DlO的3脚连接。三态锁存器D2的1脚与三态锁存器D3的1脚、三态锁存器D4的1脚连接。三态锁存器D2的3脚与三态锁存器D3的3脚、三态锁存器D4的3脚、图4中的 CPUDl的43脚连接，三态锁存器D2的4脚与三态锁存器D3的4脚、三态锁存器D4的4脚、 图4中的CPUDl的42脚连接，三态锁存器D2的7脚与三态锁存器D3的7脚、三态锁存器 D4的7脚、图4中的CPUDl的41脚连接，三态锁存器D2的8脚与三态锁存器D 3的8脚、 三态锁存器D4的8脚、图4中的CPUDl的40脚连接，三态锁存器D2的13脚与三态锁存器 D3的13脚、三态锁存器D4的13脚、图4中的CPUDl的39脚连接，三态锁存器D2的14脚 与三态锁存器D3的14脚、三态锁存器D4的14脚、图4中的CPUDl的38脚连接，三态锁存 器D2的17脚与三态锁存器D3的17脚、三态锁存器D4的17脚、图4中的CPUDl的37脚 连接，三态锁存器D2的18脚与三态锁存器D3的18脚、三态锁存器D4的18脚、图4中的 CPUDl的36脚连接。
三态锁存器D2的2脚与驱动芯片D7的1脚连接，三态锁存器D2的5脚与驱动 芯片D7的2脚连接，三态锁存器D2的6脚与驱动芯片D7的3脚连接，三态锁存器D2的9 脚与驱动芯片D7的4脚连接，三态锁存器D2的12脚与驱动芯片D7的5脚连接，三态锁存 器D2的15脚与驱动芯片D7的6脚连接，三态锁存器D2的16脚与驱动芯片D7的7脚连 接，三态锁存器D2的19脚与驱动芯片D8的7脚连接，三态锁存器D2的11脚与图4中的 CPUDl的24脚连接。三态锁存器D2的10脚接地GNDl，20脚接电源VCCl。三态锁存器D3的2脚与电阻R90的一端连接，三态锁存器D3的5脚与电阻R91的 一端连接，三态锁存器D3的6脚与电阻R92的一端连接，三态锁存器D3的9脚与电阻R93 的一端连接，三态锁存器D3的12脚与电阻R94的一端连接，三态锁存器D3的15脚与电阻 R95的一端连接，三态锁存器D3的11脚与图4中的CPUDl的25脚连接。三态锁存器D3的 10脚接地GND1，20脚接电源VCCl。三态锁存器D4的2脚与驱动芯片D8的1脚连接，三态锁存器D4的5脚与驱动芯 片D8的2脚连接，三态锁存器D4的6脚与驱动芯片D8的3脚连接，三态锁存器D4的9脚 与驱动芯片D8的4脚连接，三态锁存器D4的12脚与驱动芯片D8的5脚连接，三态锁存器 D4的15脚与驱动芯片D8的6脚连接，三态锁存器D4的11脚与图4中的CPUDl的26脚连 接。三态锁存器D4的10脚接地GNDl，20脚接电源VCCl。驱动芯片D7的10脚与电阻R87的一端连接，驱动芯片D7的11脚与电阻R86的 一端连接，驱动芯片D7的13脚与电阻R85的一端连接，驱动芯片D7的13脚与电阻R84的 一端连接，驱动芯片D7的14脚与电阻R83的一端连接，驱动芯片D7的15脚与电阻R82的 一端连接，驱动芯片D7的16脚与电阻R81的一端连接。驱动芯片D7的8脚接地GND1，9 脚接电源VCCl。驱动芯片D8的10脚与电阻R48的一端连接，驱动芯片D8的11脚与电阻R47的 一端连接，驱动芯片D8的13脚与电阻R46的一端连接，驱动芯片D8的13脚与电阻R33的 一端连接，驱动芯片D8的14脚与电阻R32的一端连接，驱动芯片D8的15脚与电阻R31的 一端连接，驱动芯片D8的16脚与电阻R30的一端连接。驱动芯片D8的8脚接地GND1，9 脚接电源VCCl。电阻R48的另一端与电阻R88的一端连接。电阻R81的另一端与数码管DSl的11脚、数码管DS2的11脚连接，电阻R82的另 一端与数码管DSl的7脚、数码管DS2的7脚连接，电阻R83的另一端与数码管DSl的4脚、 数码管DS2的4脚连接，电阻R84的另一端与数码管DSl的2脚、数码管DS2的2脚连接， 电阻R85的另一端与数码管DSl的1脚、数码管DS2的1脚连接，电阻R86的另一端与数码 管DSl的10脚、数码管DS2的10脚连接，电阻R87的另一端与数码管DSl的5脚、DS2的5 脚连接，电阻R88的另一端与数码管DSl的3脚、数码管DS2的3脚连接。三极1rVT6的1脚与电阻R90的另一-端连接。
三极1rVT7的1脚与电阻R91的另一-端连接。
三极1rVT8的1脚与电阻R92的另一-端连接。
三极1rVT9的1脚与电阻R93的另一-端连接。
三极1rVTIO的1脚与电阻R94的另-一端连接
三极1rVTll的1脚与电阻R95的另-一端连接
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三极管VT6的2脚与三极管VT7的2脚、三极管VT8的2脚、三极管VT9的2脚、 三极管VTlO的2脚、三极管VTll的2脚在图2中的电源模块DlO的4脚连接。电容ClO的一端与三态锁存器D2的20脚连接，另一端与三态锁存器D2的10脚连接。电容Cll的一端与三态锁存器D3的20脚连接，另一端与三态锁存器D3的10脚连接。电容C12的一端与三态锁存器D4的20脚连接，另一端与三态锁存器D4的10脚连接。电容C14的一端与三态锁存器D4的20脚连接，另一端与三态锁存器D4的10脚连接。电容C17的一端与三态锁存器D4的20脚连接，另一端与三态锁存器D4的10脚连接。主板中的数码管主要用于显示由输入信号处理模块部分进行的信号或显示由计 算机发出的信号指定的信息，例如在数码管DS2的右边显示“F”，在数码管DS 1的右边显 示0. 5，显示待并侧和系统侧之间的频率相差0. 5Hz。本实施例中Dl为ATMEL8051系列的CPU ；D2、D3、D4、D5为三态锁存器(八路输入 型)；D6为通信芯片(485系列)；D7、D8为驱动芯片；D9为非门；DlO为电源模块，采用的型 号P3WDC24S05 ；Dll为电源模块，采用的型号NR24D12S5 ；D13为电源模块，采用的型号 LM7805 ；D14为电源模块，采用的型号REF192 ；D15为模拟开关，采用的型号ADG408 ；D16 为非门；D17为A/D转换器，采用的型号为ADS8320 ；D18为存储芯片，采用的型号为X25045。 其中D7、D8采用MC1413系列，D9、D16为单输入输出非门。本设备的具体工作流程如下1.当只有模拟现场信号的直流信号输入时1)图3中输入信号处理模块对输入的直流信号进行采样，经过处理进入模拟开关 的输入端，由图4中的CPU板中的CPU管脚控制模拟开关的选通，根据CPU中的控制程序， 选择其中的一路输入信号输入到A/D转换器中，转换后的数字信号输出到图4中的CPU中；2)CPU输出控制信号，控制驱动模块，驱动图5中的发光二极管或图6中的数码 管发光；例如当输入信号处理板上的输入信号是模拟的频率信号，相差0. 5Hz，输入信号处 理板就对输入信号进行采样，然后输进模拟开关的输入端，根据控制程序，由CPU的管脚 P0. 6、P0. 7控制模拟开关，选通其中的一路信号，输入信号就输入到A/D转换器中，根据控 制程序，由CPU的管脚Pl. 5、Pl. 6控制A/D转换器，使输入的直流模拟信号转换成数字信 号，输出到CPU相应的管脚Pl. 7，CPU根据协议分析，根据分析的结果控制数码管DS2的右 边显示“F”，在数码管DSl的右边显示0.5。2.当只有计算机与同步装置通信时(无模拟现场信号的直流信号输入)图4中的CPU板通过电源转换模块中的通讯芯片，接收计算机发出的通讯信号，控 制图6中的驱动模块，驱动图5中的发光二极管或图6中的数码管发光。例如计算机的通 讯信号是要求显示频差0. 5Hz，当主板上的CPU接收到该信号，于是CPU根据内置协议分析， 根据分析的结果控制数码管DS2的右边显示“F”，在数码管DS 1的右边显示0. 5 ；结论通讯信号或输入模拟现场的直流信号，通过101、103、104模块处理转换，可
15以显示出与现场仪表相同的信号，因此采用本发明装置可以培训现场操作人员。 在不背离本发明精神及其实质的情况下，所属技术领域的技术人员应当可以根据
本发明作出各种相应的改变，但这些相应的改变都应属于本发明的保护范围。
权利要求
一种培训用同步装置，包括计算机，其特征在于还包括用于处理输入信号的输入信号处理模块、用于将输入电源转换成本装置所需电源的电源转换模块和主板，主板包括CPU板电路、发光电路和显示电路，所述主板中的CPU根据所述指令转换处理过的输入信号，并比较转换后的输入信号与基准信号的频率和相位的相对关系，由所述显示电路显示出来；输入信号处理模块包括用于对输入信号进行采样的采样模块，与所述采样模块相连的A/D转换模块，用于将采样后的信号转换成数字信号；电源转换模块的输出端分别与计算机、主板、输入信号处理模块的输入端连接，主板的输入、输出端分别与计算机和输入信号处理模块连接。
2.根据权利要求1所述的培训用同步装置，其特征在于所述电源转换模块的通信芯 片D6的数据输出端与光耦V7的输入端连接，通信芯片D6的控制端通过非门D9与光耦V8 的输出端连接，通信芯片D6的数据输入端与光耦V9的输入端连接；电源模块DlO的输出端与VCCl连接，电源模块Dll的输出端与GNDl连接，电源模块DlO 的一路输入端分别与电源的正、负端连接，电源模块Dll的一路输入端分别与电源的正、负 端连接；电源模块Dll的第一路两个输出端分别连接电源和接地，电源模块Dll的第二路三 个输出端的两个输出端与电源连接，第三个输出端接地。
3.根据权利要求1所述的培训用同步装置，其特征在于所述输入信号处理模块的模 拟开关D15的控制端与光耦V1、V2、V3的输入端连接，模拟开关D15的输入端与运算放大器 NlA的输出端连接，模拟开关D15的输出端与运算放大器N2C的输入端连接，模拟开关D15 中的两个输出端分别连接电源和接地，模拟开关D15中的一个输入端连接另一个地端，运 算放大器WA的输入端连接采样信号；A/D转换器D17的控制端与光耦V4的输出端连接，A/D转换器D17的片选与光耦V5的 输出端连接，A/D转换器D17通过非门D16与光耦V6的输入端连接；电源模块D13的输入端与电源连接，电源模块D13的输出端与电源模块D13的输入端 连接；电源模块D14的输入端与电源连接，电源模块D14的输出端与电源Vref连接。
4.根据权利要求1所述的培训用同步装置，其特征在于所述CPU板电路中的I/D端与 光耦Vl V9的输入、输出端连接，存储芯片D18数据输入输出端、时钟控制端、片选与CPU 板电路中的I/D端连接，三态锁存器D2、D3、D4输入端与CPU板电路中的I/D端连接，三极 管VT12 VT16的基极与CPU板电路中的I/D端连接。
5.根据权利要求1所述的培训用同步装置，其特征在于所述发光电路包括驱动电路、 发光电路和有12个端口组成6X6的发光二极管矩阵，其中三极管VT12的集电极通过电阻 R53与单色发光二极管VL12的正极连接，单色发光二极管VL12的负极与双色二极管VL38、 VL39的负极串接后接GND1，双色二极管VL38的两个正极分别通过电阻R55、R56与三极管 VT13、VT14的集电极连接，双色二极管VL39的两个正极分别通过电阻R59、R60与三极管 VT15、VT16的集电极连接，三极管VT13的基极与电阻R55连接，三极管VT14的基极与电阻 R56连接；发光二极管矩阵中P 32 P67的正极分别与三极管VT6 VTll的集电极连接，发光 二极管矩阵中P41 P46的负极分别与电阻电阻R30 R33、R46 R48连接。
6.根据权利要求1所述的培训用同步装置，其特征在于所述显示电路中三态锁存器 D2输出端与驱动芯片D7的输入端连接，驱动芯片D7的输出端与数码管的驱动脚连接 ’三态锁存器D4的输出端与驱动芯片D8的输入端连接，驱动芯片D8的输出端与发光二极管矩 阵中P41 P46的正极连接；三态锁存器D2、D3、D4的输入端串接；三态锁存器D3 的输出 端分别通过限流电阻R90 R59与三极管VT8 VTll的基极连接，三极管VT8 VTll的 集电极与数码管的驱动脚连接。
全文摘要
本发明涉及一种培训用同步装置，用于处理输入信号的输入信号处理模块、用于将输入电源转换成本装置所需电源的电源转换模块和主板，所述主板中的CPU根据所述指令转换处理过的输入信号，并比较转换后的输入信号与基准信号的频率和相位的相对关系，由所述其中的显示电路显示出来；输入信号处理模块包括采样模块，与所述采样模块相连的将采样后的信号转换成数字信号的A/D转换模块，电源转换模块的输出端分别与计算机、主板、输入信号处理模块的输入端连接，主板的输入、输出端分别与计算机和输入信号处理模块连接。所述培训用同步装置有指示精度高、成本低、培训效果好、显示精确的优点。
文档编号G09B25/02GK101950505SQ20101004201
公开日2011年1月19日 申请日期2010年1月6日 优先权日2010年1月6日
发明者吴辉华, 李向林 申请人:重庆四联测控技术有限公司