用于显示图像的半导体集成电路的制作方法

专利名称：用于显示图像的半导体集成电路的制作方法
技术领域：
本发明涉及一种用于显示图像的半导体集成电路。
背景技术：
为了将静止图像、动态图像输出到显示装置(display device)，一般采用将一个 画面量的图像数据暂时存储到帧存储器中，然后从帧存储器中读出图像数据来进行显示的 方式。此时，一边按顺序逐一增加写入地址，一边向帧存储器进行数据的写入。近年来，如移动电话那样的装置(equipment)的图像显示功能的复杂度增加，针 对原始图像要求进行放大/缩小、旋转等处理。日本特开2007-133188号公报(第7_8页、 图1)公开了一种将换算器(scaler)与帧存储器连接，对从帧存储器读出的图像数据进行 放大/缩小，来进行图像的放大/缩小的装置。在显示动态图像的情况下，需要以一定的帧速率显示图像。该情况下，越增高帧速 率，动态图像显示越流畅。鉴于此，在最近的移动电话中，进行了将原本的帧速率为15帧/ 秒的行动地面数字视频广播(one seg)的图像，例如以60帧/秒进行显示等处理。该情况 下，由于帧的显示间隔缩短，所以，从帧存储器读出图像数据并向显示装置输出的时间也变短。当如上述的专利公报所公开的装置那样，在使用换算器针对从帧存储器读出的数 据进行图像处理的方式中，难以应对帧速率的高速化。

发明内容
根据本发明的一个方式，所涉及的半导体集成电路具有通常总线；扩展总线，具 有与所述通常总线相同的位宽；帧存储器，具有与所述通常总线的位数的整数倍相当的存 储器宽度；行缓冲器，具有多个行区域，并在这些行区域中存储输入图像数据的像素数据； 行缓冲器写入控制部，对所述像素数据向所述行缓冲器的写入方向进行控制；行缓冲器 读出控制部，读出在所述行缓冲器中存储的像素数据，并向所述通常总线及所述扩展总线 选择性地输出；帧存储器写入目的地控制部，对从所述通常总线及所述扩展总线得到的像 素数据向所述帧存储器的写入目的地进行控制；以及地址控制部，控制所述帧存储器的写 入地址；根据图像旋转指示信号，由所述行缓冲器写入控制部控制向所述行缓冲器的写入 方向，通过所述行缓冲器读出控制部向所述通常总线及所述扩展总线分开输出所述像素数 据，并且，通过所述帧存储器写入目的地控制部对从所述通常总线及所述扩展总线获得的 像素数据向所述帧存储器的写入目的地进行控制。


图1是表示本发明的第一实施例涉及的半导体集成电路的构成例的框图。图2A 图2C是说明针对帧存储器的通常的写入动作的图。图3A、3B是针对帧存储器的通常的写入动作的说明图。
图4A 图4C是针对帧存储器的90°旋转图像的写入动作的说明图。图5A、5B是针对帧存储器的90°旋转图像的写入动作的说明图。图6A 图6C是针对帧存储器的4倍放大图像的写入动作的说明图。图7是针对帧存储器的4倍放大图像的写入动作的说明图。图8是针对帧存储器的4倍放大图像的写入动作的说明图。图9是表示本发明的第二实施例涉及的半导体集成电路的构成例的框图。图IOA 图IOB是复制图像生成时的帧存储器写入动作的说明图。图11是表示本发明的第三实施例涉及的半导体集成电路的构成例的框图。图12是表示本发明的第四实施例涉及的半导体集成电路的构成例的框图。图13A、13B是左右翻转图像生成时的帧存储器写入动作的说明图。图14A、14B是上下翻转图像生成时的帧存储器写入动作的说明图。图15A 图15C是复合显示处理图像生成时的帧存储器写入动作的说明图。图16是复合显示处理图像生成时的帧存储器写入动作的说明图。图17是复合显示处理图像生成时的帧存储器写入动作的说明图。
具体实施例方式下面，参照附图，对本发明的(多个)实施例进行说明。图中相同的符号，表示相 同或类似的部分。参照图1 图8，对本发明涉及的半导体集成电路的第一实施例进行说明。图1是表示第一实施例的框图。如图1所示，本实施例的半导体集成电路具备帧存储器1、行缓冲器(line buffer) 2、行缓冲器写入控制部3、行缓冲器读出控制部4、帧存储器写入目的地控制部5、 地址控制部6、帧存储器读出控制部7、通常总线10及扩展总线11。被输入到行缓冲器2的 像素数据的像素例如为24位。通常总线10是并行总线，在图像数据及通用的数据传输中使用。扩展总线11是 并行总线，在图像处理时使用。行缓冲器2将被输入的图像数据的多行(line)份(本实施 例中为4行)的图像数据存储到多个行区域Ll L4。行缓冲器写入控制部3根据90°的图像旋转指示信号，控制所述图像数据向行缓 冲器2的写入方向。行缓冲器读出控制部4根据所述图像旋转指示信号及图像放大指示信号进行控 制，将从行缓冲器2读出的图像数据的输出目的地设为仅通常总线，或设为通常总线和扩 展总线两者。帧存储器写入目的地控制部5根据所述图像旋转指示信号及所述图像放大指示 信号，来控制从通常总线及扩展总线输入的图像数据向帧存储器1的写入目的地。地址控 制部6根据所述图像放大指示信号，控制帧存储器1的写入地址。帧存储器读出控制部7将从帧存储器1读出的图像数据作为显示图像数据，向显 示装置(未图示)输出。在本实施例中，以通常总线10的总线宽度(位数)与图像数据的位数例如24位 相同的情况为例进行说明，但通常总线10的位宽不限定于此。例如通常总线10的位宽也可以与多个像素的位数相同。另外，扩展总线11的总线宽度(位数)与通常总线10的总线宽度匹配。帧存储器1的存储器宽度的位数被设定为通常总线10的位数的整数倍。帧存储 器1被分割成(多个)存储块(memory block)。在本实施例中，表示了将帧存储器1分割 为4个存储块Ml M4的例子。存储块Ml M4各自的块宽度的位数，是与通常总线10的 位数的整数倍相当的位数。如上所述，如果将通常总线10的位数设为与图像数据的位数的整数倍相当的位 数，则构成帧存储器1的存储块Ml M4的宽度的位数也成为图像数据的位数或其整数倍。在本实施例中，一个图像数据被存储在存储块Ml M4之一的(多个)行上。因此，在向帧存储器1写入及读出图像数据时容易进行地址控制。在本实施例中，“图像数据的写入方向”表示了下述差异，S卩，将1行量的图像数据， 从各行区域Ll L4的开头地址向依次增加地址的方向写入、还是在相同的地址上向着从 Ll到L4的方向写入的差异。将前者的写入称为“地址方向写入”，将后者的写入称为“行方 向写入”。当存在基于所述图像旋转指示信号的90°旋转指示时，行缓冲器写入控制部3进 行地址方向写入，当不存在旋转指示(即通常显示)时，行缓冲器写入控制部3进行行方向写入。行缓冲器读出控制部4根据所述图像旋转指示信号及所述图像放大指示信号进 行控制，将从行缓冲器2读出的图像数据的输出目的地设为仅通常总线10、或设为通常总 线10和扩展总线11两者。从行缓冲器2读出图像数据的方向与向行缓冲器2写入时不同，与图像有无旋转、 放大无关，总是在相同的地址上向着从Ll到L4的方向(行方向)读出。在没有图像的旋转、放大时，即通常的图像显示时，行缓冲器读出控制部4将从行 缓冲器2读出的图像数据仅向通常总线10输出。当存在基于所述图像旋转指示信号的90°旋转指示时，行缓冲器读出控制部4 从行缓冲器2同时读出2个地址的图像数据，并分别向通常总线10和扩展总线11分配一 个地址的量的图像数据。当存在基于所述图像放大指示信号的图像放大指示时，行缓冲器读出控制部4从 行缓冲器2依次读出图像数据，向通常总线10和扩展总线11双方输出相同的数据。帧存储器写入目的地控制部5根据所述图像旋转指示信号及所述图像放大指示 信号，控制从通常总线10及扩展总线11输入的图像数据向帧存储器1的写入目的地。当存在基于所述图像旋转指示信号的90°旋转指示时，帧存储器写入目的地控制 部5将向通常总线10输出的图像数据的写入目的地和向扩展总线11输出的图像数据的写 入目的地，设为帧存储器1的存储块Ml M4中的不同的存储块。例如，将向通常总线10 输出的图像数据写入到存储块M1，将向扩展总线11输出的图像数据写入到存储块M2。此 时，各个存储块中的写入位顺序相同。当存在基于所述图像放大指示信号的图像放大指示时，帧存储器写入目的地控制 部5控制帧存储器1的写入位位置，以使向通常总线10输出的图像数据的写入目的地与向 扩展总线11输出的图像数据的写入目的地相邻。
地址控制部6根据所述图像放大指示信号，控制帧存储器1的写入地址的选择。地 址控制部6同时选择连续的地址，该连续的地址的个数是由图像放大指示信号指定的纵向 放大倍率。例如，当纵向的放大倍率为2时，同时选择连续的两个地址。由此，相同的图像 数据被写入到这些连续的地址中。接着，利用具体的实例，对本实施例中图像显示处理与帧存储器写入动作的关系进行说明。使用图2A 图2C及图3A、3B对通常显示的动作进行说明。输入图像数据包括图 2A所示那样的排列成5行X 5列的25个像素数据1 25。在通常显示的情况下，如图2B所示，行缓冲器写入控制部3针对行缓冲器2向行 方向写入像素1 25的像素数据。接着，行缓冲器读出控制部4从行缓冲器2沿行方向读出像素数据1 25，并如 图2C那样，向通常总线10输出。该被输出给通常总线的数据，通过帧存储器写入目的地控制部5对写入目的地的 控制，如图3A所示那样，被依次写入到帧存储器1的存储块Ml。在图3A中，帧存储器1具 有存储器宽度，像素的每个存储块域分别被赋予地址。通过帧存储器读出控制部7，从帧存储器1读出的图像数据表示如图3B所示那样 的通常的图像数据。参照图4A 4C及图5A、5B，说明将输入图像向右方向旋转90°进行显示时的动作。在进行右方向90 °旋转显示时，行缓冲器写入控制部3将图4A所示的输入图像的 图像数据1 25如图4B那样，沿地址方向写入。接着，行缓冲器读出控制部4从行缓冲器2依次同时读出两个地址量的图像数据， 分别向通常总线10和扩展总线11分配一个地址的量的数据。图4C表示了此时的向通常总线10和扩展总线11的(多个)输出。依次向通常 总线10输出像素数据1、6、11、16、21、3、8、……，与此同时，依次向扩展总线11输出像素数 据 2、7、12、17、22、4、9、......。帧存储器写入目的地控制部5将从通常总线10输出的图像数据的写入目的地和 从扩展总线11输出的图像数据的写入目的地，设为帧存储器1的不同的存储块。例如如图 5A所示那样，从通常总线10输出的图像数据1、6、11、16、21、3、8、……被写入到存储块M1， 从扩展总线11输出的图像数据2、7、12、17、22、4、9、……被写入到存储块M2。该情况下，当利用帧存储器读出控制部7从帧存储器1读出图像数据时，交替读出 存储块Ml和存储块M2。通过该交替读出，如图5B所示，可获得右方向90°旋转的输出图 像，并对其进行显示。利用图6A 图6C及图7、8，说明将输入图像放大为4倍(纵2倍X横2倍)进行显示时的动作。在进行4倍放大显示时，针对行缓冲器2，行缓冲器写入控制部3将图6A所示的输入图像的图像数据1 25如图6B那样，向行方向写入。接着，行缓冲器读出控制部4从行缓冲器2读出被写入的图像数据，如图6C所示那样，向通常总线10和扩展总线11同时输出。由于是放大显示，所以与图6C所示的图像数据相同的图像数据再一次被同时向通常总线10和扩展总线11输出。针对该被输出给通常总线10和扩展总线11的图像数据，对应横向放大倍率“2”， 帧存储器写入目的地控制部5控制向帧存储器1写入的位位置，以使向通常总线10及扩展 总线11输出的图像数据的(多个)写入目的地在图7中沿横向邻接。地址控制部6对应纵向的放大倍率“2”，依次选择图7中沿纵向连续的两个地址， 并将上述两个相同的图像数据分别保存到(多个)所选择地址中。结果，如图7所示，在帧存储器1中，按照存储器宽度方向的一行Ia上每两个地址 排列相同的图像数据，且每两行配置相同值的像素的方式，来写入图像数据。在进行图像显示的情况下，按照交替读出存储块Ml和存储块M2的方式，由帧存储 器读出控制部7从帧存储器1读出图像数据。由此，从帧存储器1读出的图像数据如图8 所示，被显示为4倍放大图像。通过这样的该实施例，根据旋转显示、放大显示等显示方式的差异，改变向行缓冲 器2写入的写入方向及从行缓冲器2读出的读出方向，来变更向总线10、11输出的图像数 据的排列，并且，控制了帧存储器1的列方向的写入地址。通过这样的控制，能够一边进行 图像数据的旋转、放大等处理，一边将旋转显示用或放大显示用的图像数据高效地写入到 帧存储器1中。作为比较，例如可以考虑将预先进行了放大、旋转等处理的图像数据向帧存储器 写入，将从帧存储器读出的数据直接向显示装置输出这一方式。但该情况下，如果放大图 像，则向帧存储器写入的数据量增加。除此之外，如果再对图像进行旋转处理，则导致向帧 存储器写入的地址在每次旋转处理时被不规则地更新。结果，向帧存储器的写入效率降低。 与之相对，通过本实施方式，可如上所述那样高效地向帧存储器进行写入。图9是表示本发明的第二实施例涉及的半导体集成电路的构成例的框图。在本实施例中，为了在两个显示装置上显示相同的图像数据，构成为能够将两个 相同的图像数据写入到帧存储器中。在本实施例的半导体集成电路中，帧存储器写入目的地控制部被输入图像复制指
示信号。在图9中，当图像复制指示信号指示了图像数据的复制时，帧存储器写入目的地 控制部5a将向通常总线10输出的图像数据、或向通常总线10和扩展总线11输出的图像 数据，写入到帧存储器1内的存储块Ml M2中的不同的两个存储块。对该帧存储器写入目的地控制部5a将图像数据写入到帧存储器1的例子进行说 明。在该实例中，进行图2A 2C所示的针对通常显示的图像数据的处理。在通常显 示的情况下，如图2C所示，图像数据按像素顺序被输出给通常总线10。针对该输出给通常总线10的像素数据，帧存储器写入目的地控制部5a例如将帧 存储器1内的存储块Ml和存储块M3指定为写入目的地。结果，如图IOA所示，写入目的地控制部5将完全相同的图像数据同时写入到帧存 储器1内的存储块Ml和存储块M3。在进行图像显示的情况下，通过帧存储器读出控制部7将从存储块Ml和存储块M3 读出的数据，分别输出给不同的(多个)显示装置。通过该输出，如图IOB所示，在一个显示装置上显示输出图像1，在另一个显示装置上显示与输出图像1相同的图像的输出图像 2。根据这样的该实施例，能够将两个相同的图像数据容易地写入到帧存储器中。图11是表示本发明的第三实施例涉及的半导体集成电路的构成例的框图。在本实施例中，当只进行图像的放大、复制而不伴随着图像的旋转时，可以不将输 入图像数据存储到行缓冲器2中，而直接向通常总线10及扩展总线11传输。在只进行图像的放大而不伴随着图像的旋转的情况下，将输入图像数据向通常总 线10和扩展总线11双方传输。另外，在只进行图像的复制而不伴随着图像的旋转的情况 下，将输入图像数据向通常总线10传输。用于对传输给通常总线10或扩展总线11的输入图像数据进行图像的放大及复制 的处理，与第一及第二实施例中说明的处理相同。根据本实施例，由于在不伴随图像旋转的图像放大、复制的处理中，不使用行缓冲 器，所以能够高速进行向帧存储器1的写入处理。并且，根据本实施例，由于不使用行缓冲器1，所以相应减少了电力消耗。图12是表示本发明的第四实施例涉及的半导体集成电路的构成例的框图。本实施例可以向帧存储器写入左右翻转显示用图像数据或上下翻转显示用图像 数据。当接收到左右翻转指示信号时，帧存储器写入目的地控制部5b将图像数据向帧 存储器1的写入目的地指定为与通常相反的顺序。例如，在通常显示时从帧存储器1的区块Ml M4之一的位编号小的一方开始指 定了写入目的地的情况下，在被指示左右翻转显示时，从位编号大的一方开始指定写入目 的地。图13A表示帧存储器写入目的地控制部5b接收到左右翻转指示信号时，图像数据 向帧存储器1的写入的例子。该实例表示了通常总线10被输入图2C所示的图像数据时的 例子。如图13A所示，帧存储器1的各行上的像素数据的排列顺序，与图3A所示的通常 显示时的排列顺序相反。因此，当通过帧存储器读出控制部7显示从帧存储器1读出的图像时，如图13B所 示，会显示相对于图3B所示的通常图像左右被翻转的图像。当接收到所述上下翻转指示信号时，地址控制部6a以与通常相反的方向产生地址。地址控制部6a通常从开头地址向最终地址的方向生成地址，但在被指示了上下 翻转显示时，从最终地址朝向开头地址的方向产生地址。图14A表示地址控制部6a接收到上下翻转指示信号时，向帧存储器1的存储块M4 写入图像数据的例子。该实例是通常总线10被输入了图2C所示那样的构成图像数据的像 素数据时的例子。在该实例中，由于帧存储器1内的存储块M4的最下段是最终地址，所以输出给通 常总线10的图像数据被从存储块M4的最下段向上方写入。因此，通过帧存储器读出控制部7，从帧存储器1读出的图像数据成为如图14B所示那样。图14B的图像数据相对图3B所示的通常的图像数据，成为上下被翻转的图像数 据。根据本实施例，能够容易地将左右翻转显示用图像数据及上下翻转显示用图像数 据写入到帧存储器1中。在上述各实施例的说明中，以各种显示的指示信号被单独输入的情况为例进行了 说明。能够同时输入指示多个显示的指示信号，统一进行基于这些指示信号的处理，将该处 理结果写入到帧存储器1中。例如，使用图15A 15C、图16及图17，说明在第四实施例的半导体集成电路中， 针对输入图像发出了在向右方向旋转了 90°的基础上将其扩大至4倍，进而左右翻转的图 像数据写入到帧存储器1这一要求时的动作。针对图15A所示的输入图像数据，行缓冲器写入控制部3根据右方向90°旋转的 指示信号，将输入图像的像素数据1 25如图15B所示那样向地址方向写入。接着，行缓冲器读出控制部4根据图像放大的指示信号从行缓冲器2读出图像数 据，如图15C所示，将读出的图像数据同时输出给通常总线10和扩展总线11。帧存储器写入目的地控制部5b根据图像放大的指示信号及左右翻转显示的指示 信号，控制帧存储器1的写入的位位置，以使向通常总线10及扩展总线11输出的图像数据 的写入目的地在图16中沿横向邻接，且帧存储器1的各行上的像素数据的排列顺序与通常 的顺序相反。另一方面，地址控制部6a根据图像放大指示，依次选择图16中沿纵方向连续的两 个地址。结果，如图16所示，将输入图像向右方向旋转了 90°并扩大至4倍、进而将其左右 翻转后的图像数据，被写入到帧存储器1的存储块Ml、M2。在进行图像显示的情况下，通过帧存储器读出控制部7，按照交替读出存储块Ml 和存储块M2的方式从帧存储器1读出图像数据。由此，从帧存储器1读出的图像数据如图 17所示，与将输入图像向右方向旋转90°并扩大至4倍，进而将其左右翻转后的图像相对应。如上所述，可以在接收了多种图像显示处理的指示，并统一进行这些图像显示处 理的基础上，将处理后的图像数据写入到帧存储器中。因此，能够保持与进行单独的图像显 示处理时同等的写入效率。本领域的技术人员在对本发明的说明书进行研究和实践之后显然可以作出其他 的具体方式或变更。因此本发明的说明书以及具体实施方式
仅代表一些典型的实例，本发 明的保护范围是通过权利要求书来进行限定的。
权利要求
1.一种半导体集成电路，其特征在于，具有 通常总线；扩展总线，具有与所述通常总线相同的位宽； 帧存储器，具有与所述通常总线的位数的整数倍相当的存储器宽度； 行缓冲器，具有多个行区域，并在这些行区域中存储输入图像数据的像素数据； 行缓冲器写入控制部，对所述像素数据向所述行缓冲器的写入方向进行控制； 行缓冲器读出控制部，读出在所述行缓冲器中存储的像素数据，并向所述通常总线及 所述扩展总线选择性地输出；帧存储器写入目的地控制部，对从所述通常总线及所述扩展总线得到的像素数据向所 述帧存储器的写入目的地进行控制；以及地址控制部，控制所述帧存储器的写入地址；根据图像旋转指示信号，由所述行缓冲器写入控制部控制向所述行缓冲器的写入方 向，通过所述行缓冲器读出控制部向所述通常总线及所述扩展总线分开输出所述像素数 据，并且，通过所述帧存储器写入目的地控制部对从所述通常总线及所述扩展总线获得的 像素数据向所述帧存储器的写入目的地进行控制。
2.根据权利要求1所述的半导体集成电路，其特征在于，还具有帧存储器读出控制部，该帧存储器读出控制部读出所述帧存储器中所存储的像 素数据，并将其向显示装置输送。
3.根据权利要求1所述的半导体集成电路，其特征在于，由所述行缓冲器写入控制部控制的所述像素数据向所述行缓冲器的写入方向，是所述 行缓冲器的地址方向。
4.根据权利要求3所述的半导体集成电路，其特征在于，通过所述行缓冲器读出控制部，将所述行缓冲器中存储的像素数据交替地向所述通常 总线及所述扩展总线输出。
5.根据权利要求3所述的半导体集成电路，其特征在于，所述帧存储器具有多个存储块，通过所述帧存储器写入目的地控制部，将从所述通常 总线及所述扩展总线得到的像素数据分别存储到所述多个存储块中的两个存储块中。
6.根据权利要求1所述的半导体集成电路，其特征在于， 还具有地址控制部，所述行缓冲器读出控制部、所述巾贞存储器写入目的地控制部及所述地址控制部接收图 像放大指示信号，所述行缓冲器写入控制部使所述像素数据向所述行缓冲器的写入方向与 通常显示时的所述行缓冲器中所存储的像素数据的读出方向一致，所述行缓冲器读出控制 部向所述通常总线及所述扩展总线输出相同像素数据，所述帧存储器写入目的地控制部将 从所述通常总线及所述扩展总线得到的像素数据，交替地相邻地写入到所述帧存储器中， 所述地址控制部进行使所述相同的图像数据写入到多个地址的控制。
7.根据权利要求6所述的半导体集成电路，其特征在于，由所述帧存储器写入目的地控制部控制的、从所述通常总线及所述扩展总线得到的像 素数据向所述帧存储器的写入，是存储器宽度方向，由所述地址控制部将所述像素数据的 写入位置控制成所述帧存储器的列方向。
8.根据权利要求1所述的半导体集成电路，其特征在于，所述帧存储器由多个存储块构成，所述帧存储器写入目的地控制部接收图像复制指示 信号，将从所述通常总线及所述扩展总线中的一个总线得到的相同的图像数据，存储到所 述多个存储块中的多个存储块中。
9.根据权利要求1所述的半导体集成电路，其特征在于，在接收到图像放大指示信号或图像复制指示信号中的至少一个信号的情况下，将所述 输入图像数据的所述像素数据直接输出给所述通常总线及所述扩展总线。
10.根据权利要求2所述的半导体集成电路，其特征在于，所述帧存储器读出控制部接收图像左右翻转信号，沿着与存储器宽度的通常方向相反 的方向读出在所述帧存储器中存储的像素数据。
11.根据权利要求2所述的半导体集成电路，其特征在于，所述帧存储器读出控制部接收图像左右翻转信号，从与存储器宽度的通常方向相反的 方向读出在所述帧存储器中存储的像素数据。
12.根据权利要求2所述的半导体集成电路，其特征在于，所述帧存储器由多个存储块构成，所述帧存储器写入控制部将从所述通常总线或所述 扩展总线的至少一个总线获得的像素数据，从所述多个存储块中的一个存储块的最下段的 行开始依次向上面的行写入，所述帧存储器读出控制部从存储器宽度方向的相反方向读出 被写入到所述一个存储块中的像素数据。
全文摘要
本发明涉及用于显示图像的半导体集成电路。具备通常总线和具有与通常总线相同的位宽的扩展总线。帧存储器具有与通常总线的位数的整数倍相当的存储器宽度。行缓冲器具有存储像素数据的多个行区域。行缓冲器写入控制部控制像素数据向行缓冲器的写入方向。行缓冲器读出控制部读出像素数据，选择性地向通常总线及扩展总线输出。帧存储器写入目的地控制部对得到的像素数据向帧存储器的写入目的地进行控制。地址控制部控制帧存储器的写入地址。根据图像旋转指示信号，行缓冲器写入控制部控制向行缓冲器的写入方向。行缓冲器读出控制部控制向通常总线及扩展总线分开输出像素数据，并且帧存储器写入目的地控制部控制像素数据向帧存储器的写入目的地。
文档编号G09G3/20GK101996550SQ20101012597
公开日2011年3月30日 申请日期2010年2月25日 优先权日2009年8月6日
发明者古泽敏行, 大井川功, 根本仁志, 森安纪之, 福田齐之, 藤冈裕之 申请人:株式会社东芝