具低功率损耗的移位寄存器的制作方法

专利名称：具低功率损耗的移位寄存器的制作方法
技术领域：
本发明涉及一种移位寄存器，特别是有关一种具有相互串接的多级的移位寄存 器。每一级皆使用薄膜晶体管，其以一直流(DC)电压信号来予以驱动，进而降低动态功率 损耗并且改善移位寄存器于操作中的可靠度。
背景技术：
一液晶显示器(IXD)包含一液晶显示器面板以及像素单元，其中液晶显示器面板 由液晶单元所形成，而每一像素单元与其所对应的液晶单元具有相关联。像素单元依序配 置以形成一矩阵，其于列方向上具有栅极线，并且于行方向上具有数据线。LCD面板由一驱 动电路来予以驱动，然而，驱动电路包含一栅极驱动器与一数据驱动器。栅极驱动器产生 多个栅极信号(扫描信号)，且依序施加于栅极线上，进而有次序地一列一列的启动像素单 元。数据驱动器产生多个源极信号(数据信号)，例如连续的取样影像信号，依序施加于 数据线上，并且会同施加于栅极线上的栅极信号，来校准液晶显示器面板上的液晶单元，以 控制其光线穿透率，从而显示影像于IXD上。在此驱动电路中，一移位寄存器使用于栅极驱动器中，以产生多个栅极信号而依 序驱动栅极线。然而，为了降低成本，其相关技术研发推展无不致力于，将移位寄存器以 及栅极驱动器整合于液晶显示器面板中。举例来说，其中的一方法以将移位寄存器与栅 极驱动器，制造形成于液晶显示器面板的玻璃基材上，换句话说，即为栅极阵列(gate on array ；G0A)的配置，并且使用非晶硅(a_Si)薄膜晶体管(TFTs)。为了有效地驱动液晶显示器面板上的栅极线，非晶硅薄膜晶体管(a-SiTFTs)通 常设计以具有大尺寸(通道宽度)，其中乃因非晶硅材料的载体移动率相当低。然而，当非 晶硅薄膜晶体管的尺寸愈大时，非晶硅薄膜晶体管的寄生电容值极亦愈高，而这将导致液 晶显示器面板上的数据线的功率损耗大幅度地上升。因此，迄今为止，本领域技术人员无不穷其努力寻找解决之道，以改善上述的问题症结。

发明内容
本发明的一态样是有关于一种移位寄存器。在一实施例中，移位寄存器包含多级， {SJ，η = 1，2，. . .，N，N为一正整数。每一级包含一第一输出端，用以输出一栅极信号、一 第二输出端，用以输出一级载信号(Stage Carry Signal)、一上拉电路，电性耦接于一节点 与第二输出端之间、一上拉控制电路，电性耦接至节点、一下拉电路，电性耦接于节点与第 一输出端之间、一下拉控制电路，电性耦接于节点与下拉电路之间、以及一控制电路，电性 耦接于节点与第一输出端之间。控制电路包含一晶体管，其具有一栅极，电性耦接至节点、 一源极，用以接收一直流电压信号、以及一漏极，电性耦接至第一输出端。Sn级的上拉控制 电路更是电性耦接至节点与Slri级的第二输出端，并且其中Sn级的下拉电路更是电性耦接 至S n+1级的第二输出端。
在一实施例中，上拉电路包含一晶体管，其具有一栅极，电性耦接至节点、一源极， 用以接收多个控制信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数、以及一漏极，电性 耦接至第二输出端。上拉电路可更包含一电容，电性耦接于晶体管的栅极与漏极之间。在一实施例中，上拉控制电路包含一第一晶体管以及一第二晶体管。第一晶体管 具有一栅极电性耦接至Slri级的第二输出端，用以从中接收级载信号，漏极则电性耦接至输 入节点。第二晶体管具有一栅极，电性耦接至Slri级的节点、一源极，用以接收多个控制信 号{HCj}其中之一、以及一漏极，电性耦接至第一晶体管的栅极。在一实施例中，下拉控制电路包含一第一下拉控制电路以及一第二下拉控制电 路。每一第一下拉控制电路与第二下拉控制电路，皆具有一第一晶体管、一第二晶体管、一 第三晶体管以及一第四晶体管。第一晶体管具有一栅极，用以接收一第一时序信号或一第 二时序信号、一源极，电性耦接至栅极、以及一漏极。第二晶体管具有一栅极，电性耦接至节 点、一源极电性耦接至第一晶体管的漏极、以及一漏极，用以接收一供应电压。第三晶体管 具有一栅极，电性耦接至第一晶体管的漏极、一源极，电性耦接至第一晶体管的源极、以及 一漏极，电性耦接至一节点。第四晶体管具有一栅极，电性耦接至节点、一源极，电性耦接至 第三晶体管的漏极、以及一漏极，用以接收一供应电压。在一实施例中，下拉电路包含一第一下拉电路以及一第二下拉电路。第一下拉电 路包含一第一晶体管以及一第二晶体管。第一晶体管具有一栅极，电性耦接至第一下拉控 制电路的节点、一源极，电性耦接至节点、以及一漏极，电性耦接至第一输出端。第二晶体管 具有一栅极，电性耦接至第一下拉控制电路的节点、一源极，电性耦接至第一输出端、以及 一漏极，用以接收供应电压。第二下拉电路包含一第一晶体管、一第二晶体管、一第三晶体 管以及一第四晶体管。第一晶体管具有一栅极，电性耦接至第二下拉控制电路的节点、一源 极，电性耦接至节点、以及一漏极，电性耦接至第一输出端。第二晶体管具有一栅极，电性耦 接至第二下拉控制电路的节点、一源极，电性耦接至第一输出端、以及一漏极，用以接收供 应电压。第三晶体管具有一栅极，电性耦接至Sn+1级的第二输出端、一源极，电性耦接至节 点、以及一漏极，用以接收供应电压。第四晶体管具有一栅极，电性耦接至Sn+1级的第二输 出端、一源极，电性耦接至第一输出端、以及一漏极，用以接收供应电压。本发明的另一态样是有关于一种液晶显示器(IXD)，其包含一液晶面板、多个扫描 线以及一栅极驱动器。液晶面板具有多个像素，依序配置以形成一矩阵。扫描线则是沿着 一列方向依序配置，其中每两相邻扫描线界定出一像素列。一栅极驱动器用以产生多个栅 极信号，来驱动像素。栅极驱动器包含一移位寄存器，其具有相互串接的多级{Sn}，η = 1， 2，...，N，N为一正整数。每一级包含一第一输出端、一上拉电路、一上拉控制电路、一下拉电路以及一控制 电路。第一输出端电性耦接所对应的栅极线，进而输出一栅极信号。第二输出端用以输出 一级载信号。上拉电路电性耦接于一节点与第二输出端之间。上拉控制电路电性耦接至节 点。下拉电路电性耦接于节点与第一输出端之间。下拉控制电路电性耦接于节点与下拉电 路之间。控制电路电性耦接于节点与第一输出端之间。控制电路包含一晶体管，其具有一 栅极，电性耦接至节点、一源极，用以接收一 DC电压信号、以及一漏极，电性耦接至第一输 出端。S1^l的上拉控制电路更是电性耦接至节点以及Slri级的第二输出端，并且其中SJk 的下拉电路更是电性耦接至Sn+1级的第二输出端。
在一实施例中，上拉电路包含一晶体管，其具有一栅极，电性耦接至节点、一源极， 用以接收多个控制信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数、以及一漏极，电性 耦接至第二输出端。上拉电路可更包含一电容，其电性耦接于晶体管中的栅极与漏极。 在一实施例中，上拉控制电路包含一第一晶体管以及一第二晶体管。第一晶体管 具有一栅极、一源极，电性耦接至Slri级的第二输出端，以接收级载信号、以及一漏极，电性 耦接至输入节点。第二晶体管具有一栅极，电性耦接至Slri级的节点、一源极，用以接收多 控制信号{HCj}其中之一、以及一漏极，电性耦接至第一晶体管的栅极。在一实施例中，下拉控制电路包含一第一下拉控制电路与一第二下拉控制电路。 每一第一下拉控制电路以及第二下拉控制电路具有一第一晶体管、一第二晶体管、一第三 晶体管以及一第四晶体管。第一晶体管具有一栅极，用以接收一第一时序信号或一第二时 序信号、一源极，电性耦接至栅极、一漏极。第二晶体管具有一栅极，电性耦接至节点、一源 极，电性耦接至第一晶体管的漏极、以及一漏极，用以接收一供应电压。第三晶体管具有一 栅极，电性耦接至第一晶体管的漏极、一源极，电性耦接至第一晶体管的源极、以及一漏极， 电性耦接至一节点。第四晶体管具有一栅极，电性耦接至节点、一源极，电性耦接至第三晶 体管的漏极、以及一漏极，用以接收一供应电压。在一实施例中，下拉电路包含一第一下拉电路以及一第二下拉电路。第一下拉电路包含一第一晶体管以及一第二晶体管。第一晶体管具有一栅极，电 性耦接至第一下拉控制电路的节点、一源极，电性耦接至节点、以及一漏极，电性耦接至第 一输出端。第二晶体管具有一栅极，电性耦接至第一下拉控制电路的节点、一源极，电性耦 接至第一输出端、以及一漏极，用以接收供应电压。第二下拉电路包含一第一晶体管、一第二晶体管、一第三晶体管以及一第四晶体 管。第一晶体管具有一栅极，电性耦接至第二下拉控制电路的节点、一源极，电性耦接至节 点、以及一漏极，电性耦接至第一输出端。第二晶体管具有一栅极，电性耦接至第二下拉控 制电路的节点、一源极，电性耦接至第一输出端、以及一漏极，用以接收供应电压。第三晶体 管具有一栅极，电性耦接至Sn+1级的第二输出端、一源极，电性耦接至节点、以及一漏极，用 以接收供应电压。第四晶体管具有一栅极，电性耦接至Sn+1级的第二输出端、一源极，电性 耦接至第一输出端、以及一漏极，用以接收供应电压。在一实施例中，液晶面板、扫描线以及栅极驱动器该液晶面板皆形成于一玻璃基 材上，致使这些级{SJ配置于液晶面板的至少一侧。本发明公开的移位寄存器以及使用其的LCD，由于移位寄存器具有相互串接的多 级，每一级皆使用一薄膜晶体管，其由直流电压信号来予以驱动，进而降低动态功率损耗， 并且提升其操作中的可靠度。然而，至于上述本发明的各态样与其他态样，将由下列各个实施方式与其所对应 的附图，来予以详细说明之。


为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说 明如下图1为根据本发明一实施例所绘示的一种移位寄存器的方块图2为绘示图1中移位寄存器之Sn级的一电路图；图3为绘示图1中移位寄存器的信号波形图；图4为绘示图1中移位寄存器的模拟输出信号；图5为绘示图1中移位寄存器的输出信号的一 RA测试结果。其中，附图标记100:移位寄存器 141:第一下拉控制电路111 第一输出端 142 第二下拉控制电路112:第二输出端 150:下拉控制电路120:上拉电路151 第一下拉电路130:上拉控制电路 152:第二下拉电路140 下拉电路
具体实施例方式为了使本发明的叙述更加详尽与完备，以让本领域技术人员将能清楚明白其中的 差异与变化，可参照以下所述的实施例。在下列段落中，对于本发明的各种实施方式予以详 细叙述。所附的附图中，相同的号码代表相同或相似的元件。另外，在实施方式与申请专利 范围中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或多个。并且， 在实施方式与申请专利范围中，除非本文中有所特别限定，否则所提及的“在...中”也包 含“在...里”与“在...上”的涵义。为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施 例，附图中相同的号码代表相同或相似的元件。另一方面，众所周知的元件与步骤并未描述 于实施例中，以避免造成本发明不必要的限制。关于本文中所使用的“约”、“大约”或“大致约”一般通常指数值的误差或范围于百 分之二十以内，较好地是于百分之十以内，而更佳地则是于百分五之以内。文中若无明确说 明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致约”所表示的误差或范围。然而，至于本文中所使用的“包含”、“包括”、“具有”及相似词汇，皆认定为开放式 连接词。例如，“包含”表示元件、成分或步骤的组合中不排除请求项未记载的元件、成分或 步骤。下列将对于本发明的实施方式及所对应的图1-图5，予以详细说明。根据本发明 的目的，以更具体且广泛地来阐述本发明的一种态样，即为关于一种移位寄存器以及一种 使用其的液晶显示器IXD。请参照图1，其绘示根据本发明的一实施例的一种移位寄存器100的方块图(或 GOA布局设计)。移位寄存器100包含相互串接的多级{Sn}，η = 1，2，...，N，N为一正整 数。这些多级{SJ配置/形成于一玻璃基材(未显示)上。如图1所示的一实施例中，仅绘示移位寄存器100中的四级51^11+1、
Sn+2、以及 Sn+3 ο
每一级Sn具有一第一输出端111用以输出一栅极信号G(n)，以及一第二输出端 112用以输出一级载(stage carry)信号ST(n)。每一级Sn的第一输出端电性耦接至一液 晶显示器面板(未显示)的一对应栅极线，从而借以输出栅极驱动信号。每一级Sn亦具有多个输入端，用以接收所对应的一或多个控制/时序信号，例如LC1、LC2、HCU HC2、HC3、 HC4以及一供应电压VSS。此外，每一级Sn具 有一上拉控制电路130、一上拉电路120、一下拉控制电路150、 一下拉电路140以及一控制电路，其中控制电路包含一晶体管T22，形成于彼此相邻的玻璃 基材上。每一级Sn中，上拉电路120电性耦接于一节点Q(ri)与第二输出端112之间。上拉 控制电路130经节点Q(n)电性耦接至上拉电路120。下拉电路140电性耦接于节点Q(n) 与第一输出端111之间。下拉控制电路150电性耦接于节点Q(n)与下拉电路140之间。 上拉电路120是用以接收一对应控制/时序信号HC1、HC2、HC3或HC4。举例来说，Sn级、 sn+1级、Sn+2级、以及Sn+3级中的上拉电路120分别接收控制/时序信号HC1、HC2、HC3以及 HC4，如图1所示。下拉控制电路150亦用以接收控制/时序信号LCl与LC2。晶体管T22 具有一栅极，电性耦接至节点Q(n)、一源极，用以接收一直流电压信号VGH、以及一漏极，电 性耦接至第一输出端111。再者，Sn级的上拉控制电路130亦电性耦接于前级Slri级的节 点Q(n-l)与第二输出端112。Sn级的下拉电路140电性耦接于下一级Sn+1级的第二输出端 112。请参照图2，其绘示根据本发明一实施例的一种移位寄存器100的Sn级的电路图。 上拉电路120包含一晶体管T21，其具有一栅极，电性耦接至节点Q(n)、一源极，用以接收控 制信号HC2、以及一漏极，电性耦接至第二输出端112。上拉电路120更包含一电容C，电性 耦接于晶体管T21的栅极与漏极之间。上拉控制电路130包含一第一晶体管Tll以及一第二晶体管T12。第一晶体 管Tll具有一栅极、一源极，电性耦接至Slri级的第二输出端112，从而用以接收级载信号 ST(n-l)、以及一漏极，电性耦接至节点Q (η)。第二晶体管Τ12具有一栅极，电性耦接至Slri 级的节点Q(n-l)、一源极，用以接收控制信号HC1、以及一漏极，电性耦接至第一晶体管Tll 中的栅极。下拉控制电路140包含一第一下拉控制电路141以及一第二下拉控制电路142。第一下拉控制电路141具有一第一晶体管T51、一第二晶体管T52、一第三晶体管 T53以及一第四晶体管T54。第一晶体管T51具有一栅极，用以接收第一时序信号LC1、一源 极，电性耦接至栅极、以及一漏极。第二晶体管T52具有一栅极，电性耦接至该节点Q (η)、一 源极，电性耦接至第一晶体管Τ51的漏极、以及一漏极，用以接收供应电压VSS。一第三晶体 管Τ53具有一栅极，电性耦接至第一晶体管Τ51的漏极、一源极，电性耦接至第一晶体管Τ51 的源极、以及一漏极，电性耦接一节点P (η)。第四晶体管Τ54具有一栅极，电性耦接至节点 Q(η)、一源极，电性耦接至第三晶体管Τ53的漏极、以及一漏极，用以接收一供应电压VSS。第二下拉控制电路142具有一第一晶体管Τ61、一第二晶体管Τ62、一第三晶体管 Τ63以及一第四晶体管Τ64。第一晶体管Τ61具有一栅极，用以接收第二时序信号LC2、一源 极，电性耦接至栅极、以及一漏极。第二晶体管Τ62具有一栅极，电性耦接至节点Q(n)、一 源极电性耦接至第一晶体管T61的漏极、以及一漏极，用以接收供应电压VSS。第三晶体管 T63具有一栅极，电性耦接至第一晶体管T61的漏极、一源极，电性耦接至第一晶体管T61的 源极、以及一漏极，电性耦接至一节点K (η)。第四晶体管Τ64具有一栅极，电性耦接至节点 Q(η)、一源极，电性耦接至第三晶体管Τ63的漏极以及一漏极，用以接收供应电压VSS。下拉电路150包含一第一下拉电路151以及一第二下拉电路152。
第一下拉电路151包含一第一晶体管T31以及一第二晶体管T32。第一晶体管T31 具有一栅极，电性耦接至第一下拉控制电路的节点P(n)、一源极，电性耦接至节点Q(n)、以 及一漏极，电性耦接至第一输出端。第二晶体管T32具有一栅极，电性耦接至第一下拉控制 电路的节点P(η)、一源极，电性耦接至第一输出端以及一漏极，用以接收供应电压VSS。第二下拉电路152包含一第一晶体管Τ41、一第二晶体管Τ42、一第三晶体管Τ43 以及一第四晶体管Τ44。第一晶体管Τ41具有一栅极，电性耦接至第二下拉控制电路的节 点Κ(η)、一源极，电性耦接至节点Q(ri)、以及一漏极，电性耦接至第一输出端。第二晶体管 T42具有一栅极，电性耦接至第二下拉控制电路的节点K(n)、一源极，电性耦接至第一输出 端、以及一漏极，用以接收供应电压VSS。第三晶体管Τ43具有一栅极，电性耦接至Sn+1级的 第二输出端、一源极，电性耦接节点Q(n)、以及一漏极，用以接收供应电压VSS。第四晶体管 T44具有一栅极，电性耦接至Sn+1级的第二输出端、一源极，电性耦接第一输出端、以及一漏 极，用以接收供应电压VSS。晶体管T22具有一栅极，电性耦接至节点Q(n)、一源极，电性耦接至一 DC电源，以 接收一高电压DC信号VGH、以及一漏极，电性耦接至第一输出端111，以输出一栅极信号至 所对应的一栅极线，进而驱动与栅极线相关的像素。上述所公开的晶体管，包含晶体管T22，为薄膜晶体管(TFTs)，然而更佳的选择则 是采用非晶硅薄膜晶体管(a-Si TFTs) 0图1与图2所显示移位寄存器的配置结构中，上拉电路120的晶体管T21用以上 拉相邻级的负载电位。于是，晶体管T21的通道宽度可设计为非常窄，使得其动态功率损耗 可以小到微乎其微。此外，晶体管T22的输入信号为一直流电压信号，因而将不会产生动态 功率损耗。因此，移位寄存器的全部功率损耗得以实质有效减少。图3绘示图1与图2中的移位寄存器在运作过程中，其第二级S2(n = 2)的信号 的波形图。在时段Pl中，第一级S1的节点Q(I)的电压(电位)位于一高电压电位，并且晶 体管T12对应开启。于是，晶体管Tll的栅极即由第一时序信号HCl来进行充电，从而开启 之。如此一来，节点Q(2)则由彼此相邻的前级S1的级载信号ST(I)来予以充电。当节点 Q(2)上的电压充电(拉升)至一高电位时，晶体管T21与晶体管T22级就随之开启。然而， 在时段Pl中，由于第二时序信号HC2耦接至，位于低电压电位VGL的晶体管T21的漏极，所 以没有级载信号ST(2)的输出。就晶体管T22来说，一电源自晶体管T22的漏极流至源极， 以对扫描线G(2)进行充电，其中漏极电性连接至直流电压信号VGH的高电压电位，源极则 电性耦接第一输出端。在时段P2中，当第一时序信号HCl位于低电压电位时，晶体管Tll则关闭并且节 点Q(2)位于一浮动状态。然而，晶体管T21与晶体管T22维持开启。当第二时序信号HC2 位于高电压电位VGH时，级载信号ST(2)通过晶体管T21来进行输出。级载信号ST(2)耦 合于电容C，交替地对节点Q(2)充电至一更高的电压电位。所以，节点Q(2)上的波形具有 两步上升。当节点Q(2)上的电压位于更高电压电位时，自晶体管T22流出/输出的电流即 大于在时段Pl中的电流。然而，在第一输出端G(2)的输出电压则更高。在时段P3中，当第三时序信号HC3位于高电压电位VGH时，则有下一级S3的级载 信号ST(3)的输出，其中通过晶体管T43，下拉节点Q(2)上的电压电位至参考电压VSS。然而，级载信号ST(3)则是通过晶体管T44，下拉扫描线G(2)上的电压电位至参考电压VSS。 在此状况下，节点P(2)/K (2)在调控节点Q(2)/G(2)的电压电位中，扮演着相当动要的角 色。一般来说，节点Q(2)/G(2)的电压电位通过晶体管T31/T32/T41/T42，以调控至参考电 压VSS。然而，当此级的输出端有节点Q(2)的贡献时，节点P(2)/K(2)则下拉至参考电压 VSS，使关闭调控电路。以上所公开的运作原则亦适用于移位寄存器中的其他级。图4绘示图1与图2的移位寄存器中，其分别为由S1^ljlri级以及Sn+2级所产生 的输出信号G(n)、G(n+l)以及G(n+2)的模拟波形图。图5绘示移位寄存器位在温度约为100°C历经72小时，其Sn级的输出信号的一 RA 测试结果，其中G(n)与G’ (η)分别对应于在RA测试之后的初级输出信号与级输出信号。 根据本发明，其所显示在RA测试之后的级输出信号G’(η)，几乎相同于在RA测试之后的初 级输出信号G(n)，这表示出此移位寄存器示相当可靠稳定，并且其所损耗的功率相当低。本发明的另一样态有关于一种使用上述所公开的移位寄存器的IXD。在一实施例 中，LCD包含一液晶面板、多个扫描线以及一栅极驱动器。液晶面板具有多个像素，且依序 配置以形成一矩阵。多个扫描线，沿着一列方向依序配置，其中每两相邻扫描线界定出一像 素列。栅极驱动器，用以产生多个栅极信号，来驱动像素。栅极驱动器包含移位寄存器，其 具有相互串接的多级{Sn}。每一级Sn的输出端电性耦接至所对应的栅极线，进而以输出一 栅极信号G (η)。在一实施例中，液晶面板、扫描线以及栅极驱动器皆形成于一玻璃基材上，如此使 得多级{SJ配置于液晶面板的一侧边，或是配置于液晶面板上的两侧边。因此一来，即简 化了 GOA设计架构并且减少液晶显示器面板的制造成本。再者，更可降低其功率损耗并且 提升液晶显示器面板于操作中的可靠度。总而言之，本发明公开一种移位寄存器以及使用其的LCD。移位寄存器具有相互串 接的多级。每一级皆使用一薄膜晶体管，其由直流电压信号来予以驱动，进而降低动态功率 损耗，并且提升其操作中的可靠度。以上对于本发明典型的具体实施方式
的叙述仅为了以 附图和文字叙述本发明，并非为了彻底描述本发明或将本发明完全限制于所公开的形式。 由上述所教示的内容可启发各种修正和改良。所选择并描述的具体实施方式
是为了解释本发明的原则和其实际的应用，借此促 使其它在本领域技术人员可利用本发明和其各种具体实施方式
，并通过各种具体的实施方 式思考出合适的特定的使用模式。在维持本发明且没有悖离其精神和范围的情况下，本领 域技术人员可发现其它的具体实施方式
。基于此，本发明的范围由下文中的申请专利范围 定义，而非由上述例示的具体实施方式
的叙述定义。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种移位寄存器，其特征在于，包含相互串接的多级{Sj，n = 1，2，...，N，N为一正 整数，其中每一级Sn包含一第一输出端，用以输出一栅极信号G(n)； 一第二输出端，用以输出一级载信号ST(η)； 一上拉电路，电性耦接于一节点Q(n)与该第二输出端之间； 一上拉控制电路，电性耦接至该节点Q (η)； 一下拉电路，电性耦接于该节点Q(n)与该第一输出端之间；以及 一控制电路，电性耦接于该节点Q(n)与该第一输出端之间，其中该控制电路包含一晶 体管，其具有一栅极、一源极以及一漏极，并且其中该栅极电性耦接至该节点Q(n)，该源极 用以接收一直流(DC)电压信号(VGH)，该漏极电性耦接至该第一输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，该Sn级的该上拉控制电路更电性 耦接至该节点Q(n-l)与该Slri级的该第二输出端，并且其中该Sn级的该下拉电路更电性耦 接至该Sn+1级的该第二输出端。
3.根据权利要求2所述的移位寄存器，其特征在于，该上拉电路包含一晶体管(T21)具 有一栅极、一源极以及一漏极，其中该栅极电性耦接至该节点Q(n)，该源极用以接收多控制 信号其中之一，{HCj}，j = 1，2，...，M，M为一正整数，该漏极电性耦接至该第二输出端。
4.根据权利要求3所述的移位寄存器，其特征在于，该上拉电路更包含一电容，电性耦 接于该晶体管(T21)中的该栅极与该漏极之间。
5.根据权利要求3所述的移位寄存器，其特征在于，该上拉控制电路，包含 一第一晶体管(Tll)具有一栅极、一源极以及一漏极，其中该源极电性耦接至该Slri级的该第二输出端，并用以从中接收该级载信号ST(Π-1)，该漏极电性耦接至该输入节点 Q (η)；以及一第二晶体管(Τ12)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Slri 级的该节点Q(n-l)，该源极用以接收多控制信号{HCj}其中之一，该漏极电性耦接至该第 一晶体管(Tll)的该栅极。
6.根据权利要求5所述的移位寄存器，其特征在于，该下拉电路包含一下拉控制电路， 其具有一第一下拉控制电路以及一第二下拉控制电路，其中每一该第一下拉控制电路与第 二下拉控制电路包含一第一晶体管(T51/T61)，具有一栅极、一源极以及一漏极，其中该栅极用以接收一第 一时序信号(LCl)或一第二时序信号(LC2)，该源极电性耦接至该栅极；一第二晶体管(T52/T62)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接至该第一晶体管(T51/T61)的该漏极，该漏极用以接收一供应 电压(VSS)；一第三晶体管(T53/T63)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 第一晶体管(T51/T61)的该漏极，该源极电性耦接至该第一晶体管(T51/T61)的该源极，以 及该漏极电性耦接至一节点P(n)/K(n)；以及一第四晶体管(Τ54/Τ64)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接该第三晶体管(T53/T63)的该漏极，该漏极用以接收一供应电 压(VSS)。
7.根据权利要求6所述的移位寄存器，其特征在于，该下拉电路更包含一第一下拉电 路与一第二下拉电路，其中该第一下拉电路包含一第一晶体管(T31)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P(n)，该源极电性耦接至该节点Q(n)，该漏极电性耦接至该第一输 出端；以及一第二晶体管(T32)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P (η)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电 压(VSS)；以及其中该第二下拉电路包含一第一晶体管(Τ41)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第二 下拉控制电路的该节点Κ(η)，该源极电性耦接至该节点Q(ri)，该漏极电性耦接该第一输出 端；以及一第二晶体管(T42)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第二 下拉控制电路的该节点K(n)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电 压(VSS)；一第三晶体管(Τ43)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1级 的该第二输出端，该源极电性耦接至该节点Q (η)，该漏极用以接收该供应电压(VSS)；以及一第四晶体管(Τ44)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1级 的该第二输出端，该源极电性耦接至该第一输出端，该漏极用以接收该供应电压(VSS)。
8.一种液晶显示器(IXD)，其特征在于，包含一液晶面板，具有多个像素，依序配置以形成一矩阵；多个扫描线，沿着一列方向依序配置，其中每两相邻扫描线界定出一像素列；以及一栅极驱动器，用以产生多个栅极信号，驱动这些像素，其中该栅极驱动器包含一移位 寄存器，具有相互串接的多级{SJ ,η= 1,2,..., N，N为一正整数，其中每一级Sn包含一 第一输出端，电性耦接一对应栅极线，用以输出一栅极信号G(n)；—第二输出端，用以输出 一级载信号ST(η)；—上拉电路，电性耦接于一节点Q(n)与该第二输出端之间；一上拉控制 电路，电性耦接至该节点Q(η)；—下拉电路，电性耦接于该节点Q(n)与该第一输出端之间； 以及一控制电路，电性耦接于该节点Q(n)与该第一输出端之间，其中该控制电路包含一晶 体管，具有一栅极、一源极以及一漏极，并且其中该栅极电性耦接至该节点Q(n)，该源极用 以接收一直流(DC)电压信号(VGH)，该漏极电性耦接至该第一输出端。
9.根据权利要求8所述的液晶显示器，其特征在于，该Sn级的该上拉控制电路更是电 性耦接至该节点Q(n-l)与该Slri级的该第二输出端，并且其中该级Sn的该下拉电路更是电 性耦接至该Sn+1级的该第二输出端。
10.根据权利要求9所述的液晶显示器，其特征在于，该上拉电路包含一晶体管(T21)， 具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该节点Q(n)，该源极用以接收多个 控制信号其中之一，{HCj}，j = 1,2,..., M，M为一正整数，该漏极电性耦接至该第二输出 端。
11.根据权利要求10所述的液晶显示器，其特征在于，该上拉电路更包含一电容，电性 耦接于该晶体管(T21)中的该栅极与该漏极之间。
12.根据权利要求10所述的液晶显示器，其特征在于，该上拉控制电路包含一第一晶体管(Tll)，具有一栅极、一源极以及一漏极，其中该源极电性耦接至该Slri级的该第二输出端，用以从中接收该级载信号ST(n-1)，该漏极电性耦接至该输入节点 Q (η)；以及一第二晶体管(Τ12)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Slri 级的该节点Q(n-l)，一源极用以接收多个控制信号{HCj}其中之一，该漏极电性耦接至该 第一晶体管(Tll)的该栅极。
13.根据权利要求12所述的液晶显示器，其特征在于，该下拉电路包含一下拉控制电 路，其包含一第一下拉控制电路以及一第二下拉控制电路，其中每一该第一下拉控制电路 以及该第二下拉控制电路包含一第一晶体管(T51/T61)，具有一栅极、一源极以及一漏极，其中该栅极用以接收一第 一时序信号(LCl)或一第二时序信号(LC2)，该源极电性耦接至该栅极；一第二晶体管(T52/T62)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接至该第一晶体管(T51/T61)的该漏极，该漏极用以接收一供应 电压(VSS)；一第三晶体管(T53/T63)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 第一晶体管(T51/T61)的该漏极，该源极电性耦接该第一晶体管(T51/T61)的该源极，该漏 极电性耦接至一节点P(n)/K(η)；以及一第四晶体管(Τ54/Τ64)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该 节点Q(n)，该源极电性耦接至该第三晶体管(T53/T63)的该漏极，该漏极用以接收一供应 电压(VSS)。
14.根据权利要求13所述的液晶显示器，其特征在于，该下拉电路更包含一第一下拉 电路以及一第二下拉电路，其中该第一下拉电路包含一第一晶体管(T31)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P(n)，该源极电性耦接至该节点Q(n)，该漏极电性耦接该第一输出 端；以及一第二晶体管(T32)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第一 下拉控制电路的该节点P (η)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电 压(VSS)；以及其中该第二下拉电路包含一第一晶体管(Τ41)具有一栅极、一源极以及一漏极，其中该栅极电性耦接该第二下 拉控制电路的该节点Κ(η)，该源极电性耦接至该节点Q(ri)，该漏极电性耦接至该第一输出 端；以及一第二晶体管(T42)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该第二 下拉控制电路的该点K(n)，该源极电性耦接至该第一输出端，该漏极用以接收该供应电压 (VSS)；一第三晶体管(Τ43)，具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1 级的该第二输出端，该源极电性耦接至该节点Q(n)，该漏极用以接收该供应电压(VSS)；以 及一第四晶体管(T44)具有一栅极、一源极以及一漏极，其中该栅极电性耦接至该Sn+1级 的该第二输出端，该源极电性耦接至该第一输出端，该漏极用以接收该供应电压(VSS)。
15.根据权利要求8所述的液晶显示器，其特征在于，液晶面板、这些扫描线以及该栅 极驱动器接形成于一玻璃基材上，使得这些级{SJ位于该液晶面板的至少一边。
全文摘要
本发明涉及一种具低功率损耗的移位寄存器，包含多级。在一实施例中，每一级皆包含一第一输出端、一第二输出端、一上拉电路，电性耦接于一节点与第二输出端之间、一上拉控制电路，电性耦接至节点、一下拉控制电路，电性耦接于节点与第一输出端之间，以及一控制电路，电性耦接至节点与第一输出端。
文档编号G09G3/36GK102005196SQ201010528620
公开日2011年4月6日 申请日期2010年10月26日 优先权日2010年3月24日
发明者徐国华, 杨欲忠, 林致颖, 陈勇志 申请人:友达光电股份有限公司