显示装置、驱动电路及其制备方法与流程

本发明涉及显示技术领域，更具体地，涉及显示装置、驱动电路及其制备方法。

背景技术：

随着薄膜晶体管液晶显示器(thinfilmtransistorliquidcrystaldisplay，tftlcd)产业的发展，tftlcd产品的竞争日趋激烈，各厂家都在通过采用新技术以降低产品的成本，从而提高其产品在市场上的竞争力。

传统tftlcd面板栅极(gate)线路采用配线从驱动芯片(ic)导入信号使tft开启，将显示信号输入到像素单元完成画面显示。由于每一条配线对应一行栅极电路，配线条数较多，占用空间较大。为响应市场窄边框高解析度高分辨率产品需求，集成栅极驱动(gatedriverinarray，gia)技术应运而生。gia电路具有减少外围ic数量及其连线、降低显示模组成本、提高显示面板分辨率和弯折度等优点引起了广泛的兴趣。但现有技术中，由于显示区域尺寸较大的应用集成栅极驱动的显示装置的面内负载较大，一般使用集成栅极驱动双端对冲的方法驱动显示装置，由于显示装置有源区两侧的信号总线的线宽和膜厚难以制作得完全一致，导致左右的信号总线负载存在差异，沿信号总线传递的时钟信号clk和扫描始末端信号stv在信号总线末端的波形失真，且在有源区两侧的信号总线末端的失真程度不同，导致显示屏边角像素充电不均，有源区四角显示差异，影响用户的视觉体验。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种显示装置、驱动电路及其制备方法。其中，将显示装置的驱动电路中不同组信号总线中相互对应的信号总线通过走线连接起来以改善显示装置的有源区像素充电不均，显示差异的现象，提升了用户体验。

根据本发明的第一方面，提供一种驱动电路，包括：控制模块，用于提供控制信号；多个第一信号总线，用于传递所述控制信号；多个第二信号总线，用于传递所述控制信号；多条栅极线；多个第一驱动单元，每个所述第一驱动单元通过引线与至少一些所述第一信号总线连接，根据所述控制信号向对应的所述栅极线提供第一驱动信号；多个第二驱动单元，每个所述第二驱动单元通过引线与至少一些所述第二信号总线连接，根据所述控制信号向对应的所述栅极线提供第二驱动信号，其中，至少一些所述第一信号总线与对应的所述第二信号总线连接。

优选地，所述控制模块提供的控制信号包括：时钟信号clk和/或扫描始末端信号stv。

优选地，所述第一驱动单元与所述第二驱动单元对应设置，每条所述栅极线与对应设置的一个所述第一驱动单元和一个所述第二驱动单元连接。

优选地，用于传递所述时钟信号clk和/或所述扫描始末端信号stv的所述第一信号总线与对应的所述第二信号总线连接。

优选地，至少一些所述第一信号总线的末端与对应的所述第二信号总线的末端连接。

根据本发明的第二方面，提供一种显示装置，包括：根据本发明的第一方面提供的驱动电路。

根据本发明的第三方面，提供一种驱动电路的制备方法，包括：设置控制模块；将多个第一信号总线和多个第二信号总线与所述控制模块连接；设置多个第一驱动单元，并通过引线将每个第一驱动单元与至少一些所述第一信号总线连接；设置多个第二驱动单元，并通过引线将每个第二驱动单元与至少一些所述第二信号总线连接；形成多条栅极线，使每条所述栅极线与对应的所述第一驱动单元和/或所述第二驱动单元连接；将至少一些所述第一信号总线与对应的所述第二信号总线连接。

优选地，所述制备方法还包括：使所述第二驱动单元与所述第一驱动单元对应设置，使每条所述栅极线与对应设置的一个所述第一驱动单元和一个所述第二驱动单元连接。

优选地，使用于传递所述时钟信号clk和/或所述扫描始末端信号stv的所述第一信号总线与对应的所述第二信号总线连接。

优选地，使至少一些所述第一信号总线的末端与对应的所述第二信号总线的末端连接。

在本发明的实施例中，将显示装置的驱动电路中不同组信号总线中相互对应的信号总线的通过走线连接起来，能够加强不同组信号总线所传递的控制信号的一致性，所述控制信号包括时钟信号clk和扫描始末端信号stv。利用本发明的实施例所提供的驱动电路能够改善因不同组信号总线负载差异而造成的显示装置的有源区像素充电不均，显示差异的现象。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出根据本发明实施例的驱动电路的结构示意图。

图2示出根据本发明实施例的驱动电路的制备方法的流程图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1示出根据本发明实施例的驱动电路的结构示意图。驱动电路100包括：控制模块110、多个第一信号总线b1、多个第二信号总线b2、多条栅极线g1-g6、多个第一驱动单元120和多个第二驱动单元130。

为了清楚起见，图1示出包括6条栅极线g1-g6的驱动电路100，但是本发明的实施例不限于此，驱动电路100所包括的栅极线、第一驱动单元120、第二驱动单元130、第一信号总线b1和第二信号总线b2的数量可以根据需要任意设置。

控制模块110用于提供控制信号。

第一信号总线b1和第二信号总线b2用于传递所述控制信号。至少一些第一信号总线b1与对应的第二信号总线b2连接。

在一些实施例中，所述控制模块提供的控制信号包括：时钟信号clk或扫描始末端信号stv，也可以同时包括时钟信号clk和扫描始末端信号stv。例如，可以将传递所述时钟信号clk和/或所述扫描始末端信号stv的第一信号总线b1与传递相同信号的对应的第二信号总线b2连接。至少一些第一信号总线b1与对应的第二信号总线b2可以在各自的末端通过走线相连，也可以在其他部位相连。第一信号总线b1与对应的第二信号总线b2在其他部位相连时，也可以在一定程度上实现本发明的目的。

每个第一驱动单元120通过引线与至少一些第一信号总线b1连接，并根据其所连接的第一信号总线b1上传递的所述控制信号向其连接的栅极线提供第一驱动信号。

每个第二驱动单元130通过引线与至少一些第二信号总线b2连接，并根据其所连接的第二信号总线b2上传递的所述控制信号向其连接的栅极线提供第二驱动信号。

由于不同的第一驱动单元120的启动时刻和扫描的时序不尽相同，因此不同的第一驱动单元120连接的传递所述时钟信号clk和/或所述扫描始末端信号stv的第一信号总线b1也是不尽相同的。同理，不同的第二驱动单元130连接的第二信号总线b2也是不尽相同的。

在一些实施例中，第一驱动单元120与第二驱动单元130对应设置，每条栅极线与对应设置的一个第一驱动单元120和一个第二驱动单元130连接。对应设置的第一驱动单元120和第二驱动单元130分别提供的第一驱动信号和第二驱动信号可以是实质相同的驱动信号。

本发明实施例还提供一种显示装置，包括图1示出的驱动电路100。

图2示出根据本发明实施例的驱动电路的制备方法的流程图。

在步骤s1中，设置控制模块。

在步骤s2中，将多个第一信号总线和多个第二信号总线与所述控制模块连接。

在步骤s3中，设置多个第一驱动单元，并通过引线将每个第一驱动单元与至少一些所述第一信号总线连接。

在步骤s4中，设置多个第二驱动单元，并通过引线将每个第二驱动单元与至少一些所述第二信号总线连接。

在步骤s5中，形成多条栅极线，使每条所述栅极线与对应的所述第一驱动单元和/或所述第二驱动单元连接。

在一些实施例中，可以使所述第二驱动单元与所述第一驱动单元对应设置，使每条所述栅极线与对应设置的一个所述第一驱动单元和一个所述第二驱动单元连接。

在步骤s6中，将至少一些所述第一信号总线与对应的所述第二信号总线连接。

在一些实施例中，可以使用于传递所述时钟信号clk和/或所述扫描始末端信号stv的所述第一信号总线与对应的所述第二信号总线连接。可以使至少一些所述第一信号总线与对应的所述第二信号总线在各自的末端通过走线相连。

上述驱动电路的制备方法中各个步骤的顺序在一些实施例中是可以改变的，例如步骤s3和步骤s4的顺序可以调换，步骤6可以在步骤s3之前完成。此类未穷尽的修改和变化属于本实施例的变形。

在本发明的实施例中，将显示装置的驱动电路中不同组信号总线中相互对应的信号总线的通过走线连接起来，能够加强不同组信号总线所传递的控制信号的一致性，所述控制信号包括时钟信号clk和扫描始末端信号stv。利用本发明的实施例所提供的驱动电路能够改善因不同组信号总线负载差异而造成的显示装置的有源区像素充电不均，显示差异的现象，提升了用户体验。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。