本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及栅极驱动电路。
背景技术：
显示技术领域中，栅极驱动电路一般用于逐行向显示区的像素单元发送栅极驱动信号，从而实现像素单元逐行接收数据信号。栅极驱动电路一般包括多级连接的移位寄存器单元，每一个移位寄存器单元的输出端与一行像素单元连接，用于向像素单元发送上述栅极驱动信号。
相关技术中，移位寄存器单元一般包括输入模块，输出模块，下拉单元、反向器以及复位模块。其中，复位模块和下拉模块一般都由晶体管组成，该晶体管一般连接于上拉节点和低电平端之间。
然而，相关技术中，上述晶体管在长期偏压工作环境下容易发生阈值漂移。在移位寄存器上拉阶段，发生阈值漂移的晶体管可以会发生漏极和源极导通，从而导致上拉节点漏电。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现要素：
本发明的目的在于提供一种移位寄存器单元及栅极驱动电路。该移位寄存器单元通过防漏电模块避免了在上拉阶段，上拉节点漏电的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种移位寄存器单元，该移位寄存器包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端，用于响应所述控制信号端的信号将所述输入信号端的信号传输到所述上拉节点；第一输出模块连接所述上拉节点、第一输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第一输出端；第一下拉模块连接所述第一输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第一输出端；复位模块连接复位信号端、上拉节点、第一输出端，第一节点，用于响应所述复位信号端的复位信号将所述第一信号的信号传输到所述第一节点，响应于所述复位信号端的复位信号将所述第一节点的信号传输到所述上拉节点，以及响应于所述复位信号端的复位信号将所述第一信号端的信号传输到所述第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点，用于响应所述上拉节点的信号将所述第二信号端的信号传输到所述第一节点。
本发明的一种示例性实施例中，所述移位寄存器单元还包括第二输出模块。第二输出模块连接所述上拉节点、第二输出端、第二时钟信号端，用于响应所述上拉节点的信号将所述第二时钟信号端的信号传输至所述第二输出端；
本发明的一种示例性实施例中，所述移位寄存器单元还包括第二下拉模块。第二下拉模块连接所述第二输出端、第一信号端、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端。
本发明的一种示例性实施例中，所述移位寄存器单元还包括降噪模块。降噪模块连接所述上拉节点、第三时钟信号、所述第一信号端、所述第二输出端、所述第一时钟信号端以及所述第一节点，用于响应所述第三时钟信号端的信号将所述第一信号端的信号传输到所述第二输出端，响应所述第一时钟信号端的信号将所述第一信号端的信号传输至所述第一节点以及响应所述第三时钟信号端的信号将所述第一节点的信号传输至所述上拉节点。
本发明的一种示例性实施例中，所述输入模块包括：第一晶体管和第二晶体管。第一晶体管的第一端与所述输入信号端连接，控制端与所述控制信号端连接；第二晶体管的第一端与所述第一晶体管的第二端连接，第二端与所述上拉节点连接，控制端与所述控制信号端连接。
本发明的一种示例性实施例中，所述第一输出模块包括：第三晶体管和存储电容。第三晶体管的第一端与所述第二时钟信号端连接，第二端与所述第一输出端连接，控制端与所述上拉节点连接；存储电容的一端与所述上拉节点连接，另一端与所述第三晶体管的第二端连接；
本发明的一种示例性实施例中，所述第二输出模块包括第四晶体管。第四晶体管的第一端与所述第二时钟信号端连接，第二端与所述第二输出端连接，控制端与所述上拉节点连接。
本发明的一种示例性实施例中，所述第一下拉模块包括第五晶体管。第五晶体管的第一端与所述第一信号端连接，第二端与所述第一输出端连接，控制端与所述复位信号端连接；
本发明的一种示例性实施例中，所述第二下拉单元包括第六晶体管。第六晶体管的第一端与所述第一信号端连接，第二端与所述第二输出端连接，控制端与所述第一时钟信号端连接。
本发明的一种示例性实施例中，所述复位模块包括：第七晶体管、第八晶体管以及第十三晶体管。第七晶体管的第一端与所述第一信号端，第二端与所述第一输出端连接，控制端与所述复位信号端连接；第八晶体管的第一端与所述上拉节点连接，第二端与所述第一节点连接，控制端与所述复位信号端连接；第十三晶体管的控制端与所述复位信号端连接，第一端与所述第一信号端连接，第二端与所述第一节点连接。
本发明的一种示例性实施例中，防漏电模块包括：第九晶体管。第九晶体管的第一端与所述第二信号端连接，第二端与所述第一节点连接，控制端与所述上拉节点连接。
本发明的一种示例性实施例中，降噪模块包括：第十晶体管、第十一晶体管和第十二晶体管。第十晶体管的第一端与所述第一信号端连接，第二端与所述第一节点连接，控制端与所述第一时钟信号端连接；第十一晶体管的第一端与所述第一信号端连接，第二端与所述第二输出端连接连接，控制端与所述第三时钟信号端连接；第十二晶体管的第一端与所述第一节点连接，第二端与所述上拉节点连接，控制端与所述第三时钟信号端连接。
本发明还提供一种栅极驱动电路，该栅极驱动电路包括：n级权利要求1-9任一项所述的移位寄存器单元、第一时钟信号线、第二时钟信号线、第三时钟信号线、第四时钟信号线以及第五时钟信号线。第一时钟信号线与所述奇数级的所述移位寄存器单元的第一时钟信号端连接，且与偶数级的所述移位寄存器单元的第二时钟信号端连接；第二时钟信号线与所述奇数级的所述移位寄存器单元的第二时钟信号端连接，且与偶数级的所述移位寄存器单元的第一时钟信号端连接；第三时钟信号线与所述第1+6m、第2+6m级所述移位寄存器的第三时钟信号端连接；第四时钟信号线与所述第3+6m、第4+6m级所述移位寄存器的第三时钟信号端连接；第五时钟信号线与所述第5+6m、第6+6m级所述移位寄存器的第三时钟信号端连接；其中，n为大于等于1的正整数，m为大于0的正整数。
本发明提供一种移位寄存器单元和栅极驱动电路，该移位寄存器单元包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端；第一输出模块连接上拉节点、第一输出端、第二时钟信号端；第一下拉模块连接第一输出端、第一信号端、第一时钟信号端；复位模块连接复位信号端、上拉节点、第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点。一方面，本公开防漏电模块可以在移位寄存器的上拉阶段向第一节点输入高点平，从而避免了上拉节点上的电荷向第一节点泄露。另一方面，本公开提供的移位寄存器单元结构简单，便于集成于显示面板的内部或者外部。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中移位寄存器的结构示意图；
图2为相关技术中移位寄存器的反相器结构示意图；
图3为本公开移位寄存器单元一种示例性实施例中的结构示意图；
图4为本公开移位寄存器单元一种示例性实施例中各个信号的时序图；
图5为本公开移位寄存器单元另一种示例性实施例的结构示意图；
图6为本公开移位寄存器单元另一种示例性实施例的结构示意图；
图7为本公开移位寄存器单元另一种示例性实施例的结构示意图；
图8为本公开栅极驱动电路一种示例性实施例的结构示意图；
图9为本公开栅极驱动电路各驱动线上信号的时序图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1所示，为相关技术中移位寄存器的结构示意图。相关技术中，移位寄存器包括复位模块，下拉模块、反相器a，输入模块、输出模块，降噪模块。复位模块包括晶体管t2；下拉模块包括晶体管t3、t5、t8；输入模块包括晶体管t1；输出模块包括充电电容c1和晶体管t4；降噪模块包括晶体管t6。反相器a的结构可以如图2所示，为相关技术中移位寄存器的反相器结构示意图。其中，反相器连接于上拉节点pu和下拉节点pd之间；t2的控制端与复位信号reset连接，第一端与上拉节点pu连接，第二端与低电平端vgl连接；t3的控制端与下拉节点pd连接，第二端与低电平端vgl连接。然而，晶体管t2和t3长时间在偏压环境下工作，晶体管t2和t3的阈值可能发生漂移，该移位寄存器在上拉阶段，晶体管t2和t3在上拉节点pu和低电平端vgl之间的电压作用下可能发生导通现象，从而导致上拉节点pu漏电。同时，相关技术中，移位寄存器的结构较为复杂，不易于集成在显示面板的内部或者外部。
基于此，本示例性实施例提供一种移位寄存器单元，如图3所示，为本公开移位寄存器单元一种示例性实施例中的结构示意图。该移位寄存器包括：输入模块110、第一输出模块120、第一下拉模块130、复位模块140以及防漏电模块150。输入模块110连接上拉节点pu、控制信号端clkc、输入信号端stv，用于响应所述控制信号端clkc的信号将所述输入信号端stv的信号传输到所述上拉节点pu；第一输出模块120连接所述上拉节点pu、第一输出端cout、第二时钟信号端clka，用于响应所述上拉节点pu的信号将所述第二时钟信号端clka的信号传输至所述第一输出端cout；第一下拉模块130连接所述第一输出端cout、第一信号端vgl、第一时钟信号端clkb，用于响应所述第一时钟信号端clkb的信号将所述第一信号端vgl的信号传输到所述第一输出端cout；复位模块140连接复位信号端reset、上拉节点pu、第一输出端cout以及第一节点fn，用于响应所述复位信号端reset的复位信号将所述第一信号端vgl的信号传输到所述第一节点fn，相应于所述复位信号端reset的复位信号将所述第一节点fn的信号传输到所述上拉节点，以及响应于所述复位信号端reset的复位信号将所述第一信号端vgl的信号传输到所述第一输出端cout；防漏电模块150连接所述第二信号端vdd、第一节点fn、所述上拉节点pu，用于响应所述上拉节点pu的信号将所述第二信号端vdd的信号传输到所述第一节点fn。
本示例性实施例提供一种移位寄存器单元和栅极驱动电路，该移位寄存器单元包括：输入模块、第一输出模块、第一下拉模块、复位模块以及防漏电模块。输入模块连接上拉节点、控制信号端、输入信号端；第一输出模块连接上拉节点、第一输出端、第二时钟信号端；第一下拉模块连接第一输出端、第一信号端、第一时钟信号端；复位模块连接复位信号端、上拉节点、第一输出端；防漏电模块连接第二信号端、第一节点、所述上拉节点。一方面，本公开防漏电模块可以在移位寄存器的上拉阶段向第一节点输入高点平，从而避免了上拉节点上的电荷向第一节点泄露。另一方面，本公开提供的移位寄存器单元结构简单，便于集成于显示面板的内部或者外部。
本示例性实施例中，如图3所示，所述输入模块110可以包括：第一晶体管t1和第二晶体管t2。第一晶体管t1的第一端与所述输入信号端stv连接，控制端与所述控制信号端clkc连接；第二晶体管t2的第一端与所述第一晶体管t1的第二端连接，第二端与所述上拉节点pu连接，控制端与所述控制信号端clkc连接。其中，本示例性实施例中，控制信号端clkc也可以共用第一时钟信号端clkb的信号。应该理解的是，在其他示例性实施例中，控制信号端clkc可以与输入信号端stv共用同一输入信号，此时，输入模块110可以只包括一个晶体管t1或者t2，这些都属于本公开的保护范围。
本示例性实施例中，如图3所示，所述第一输出模块120可以包括：第三晶体管t3和存储电容c1。第三晶体管t3的第一端与所述第二时钟信号端clka连接，第二端与所述第一输出端cout连接，控制端与所述上拉节点pu连接；存储电容c1的一端与所述上拉节点pu连接，另一端与所述第三晶体管t3的第二端连接。应该理解的是，在其他示例性实施例中，第一输出模块还有更多的选择方式，这些都属于本公开的保护范围。
本示例性实施例中，如图3所示，所述第一下拉模块130可以包括第五晶体管t5。第五晶体管t5的第一端与所述第一信号端clkb连接，第二端与所述第一输出端cout连接，控制端与所述复位信号端reset连接。应该理解的是，在其他示例性实施例中，下拉模块还有更多的选择方式，这些都属于本公开的保护范围。
本示例性实施例中，如图3所示，所述复位模块140可以包括：第七晶体管t7、第八晶体管t8以及第十三晶体管t13。第七晶体管t7的第一端与所述第一信号端vgl，第二端与所述第一输出端cout连接，控制端与所述复位信号端reset连接；第八晶体管第一端与所述上拉节点连接，第二端与所述第一节点fn连接，控制端与所述复位信号端连接；第十三晶体管控制端与所述复位信号端连接，第一端与所述第一信号端连接，第二端与所述第一节点fn连接。
本示例性实施例中，如图3所示，防漏电模块可以包括：第九晶体管t9。第九晶体管t9的第一端与所述第二信号端vdd连接，第二端与所述第一节点fn连接，控制端与所述上拉节点pu连接。应该理解的是，在其他示例性实施例中，防漏电模块还有更多的选择方式，这些都属于本公开的保护范围。
本示例性实施例中，晶体管可以为p型晶体管也可以为n型晶体管，本示例性实施例以n型晶体管为例进行说明。
本示例性实施例中，如图4所示，为本公开移位寄存器单元一种示例性实施例中各个信号的时序图。此外，第二信号端vdd常为高电平，第一信号端vgl常为低电平。该移位寄存器单元包括四个工作阶段：充电阶段(t1)、上拉阶段(t2)、下拉阶段(t3)以及复位阶段(t4)。以下根据图4和图3对上述四个阶段进行详细的说明。
充电阶段(t1)，输入信号端stv、第二信号端vdd、第一时钟信号端clkb输出的信号为高电平，第二时钟信号端clka、第一信号端vgl输出的信号为低电平。第一晶体管t1、第二晶体管t2导通，输入信号端stv向充电电容c1充电，上拉节点pu保持高电平状态。第五晶体管t5在第一时钟信号端clkb作用下导通，第一输出端cout为低电平。
上拉阶段(t2)，第二时钟信号端clka、第二信号端vdd输出的信号为高电平，输入信号端stv、第一时钟信号端clkb、第一信号端vgl输出的信号为低电平。第三晶体管t3在上拉节点pu的高电平作用下导通，第一输出端cout在第二时钟信号端clka作用下变为高电平。由于充电电容c1的自举作用，上拉节点pu电位有所升高。第九晶体管t9在上拉节点作用下导通，第一节点fn在第二信号端vdd作用下为高电平，从而防止了上拉节点pu上的电荷通过第八晶体管t8泄露。
下拉阶段(t3)，第二信号端vdd和第一时钟信号端clkb输出的信号为高电平，复位信号端reset、第二时钟信号端clka以及第一信号端vgl输出的信号为低电平。第五晶体管t5在第一时钟信号端clkb输出的信号作用下导通，第一输出端cout输出低电平。
复位阶段(t4)，复位信号端reset、第二信号端vdd、第二时钟信号端clka输出的信号为高电平，第一时钟信号端clkb、第一信号端vgl输出的信号为低电平。第七晶体管t7、第八晶体管t8以及第十三晶体管t13在复位信号端作用下导通，上拉节点pu和第一输出端cout为低电平。
本示例性实施例中，如图5所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述移位寄存器单元还可以包括第二输出模块160。第二输出模块160连接所述上拉节点pu、第二输出端gout、第二时钟信号端clka，用于响应所述上拉节点pu的信号将所述第二时钟信号端clka的信号传输至所述第二输出端gout。其中，第二输出端gout与第一输出端cout具有相同的输出信号，第二输出端gout可以作为下一某级移位寄存器单元的输入信号端，以及上一某级移位寄存器单元的复位信号端；第一输出信号端cout可以作为本级移位寄存器单元输出的栅极驱动信号。
本示例性实施例中，如图5所示，所述移位寄存器单元还可以包括第二下拉模块170。第二下拉模块连接所述第二输出端gout、第一信号端vgl、第一时钟信号端clkb，用于响应所述第一时钟信号端clkb的信号将所述第一信号端vgl的信号传输到所述第二输出端gout。第二下拉模块用于在该移位寄存器单元的充电阶段和下拉阶段将所述第一信号端vgl的信号传输到所述第二输出端gout，从而对第二输出端gout进行下拉控制。
本示例性实施例中，如图5所示，所述第二输出模块可以包括第四晶体管t4。第四晶体管t4的第一端与所述第二时钟信号端clka连接，第二端与所述第二输出端gout连接，控制端与所述上拉节点pu连接。所述第二下拉单元可以包括第六晶体管t6。第六晶体管的第一端与所述第一信号端vgl连接，第二端与所述第二输出端gout连接，控制端与所述第一时钟信号端clkb连接。应该理解的是，在其他示例性实施例中，第二输出模块和第二下拉模块还可以为其他的结构，这些都属于本公开的保护范围。
本示例性实施例中，如图6所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述移位寄存器单元还包括降噪模块180。降噪模块连接所述上拉节点pu、第三时钟信号clkq、所述第一信号端vgl、所述第二输出端gout、所述第一时钟信号端clkb以及第一节点fn，用于响应所述第三时钟信号端clkq的信号将所述第一信号端vgl的信号传输到所述第二输出端gout，响应所述第一时钟信号端的信号将所述第一信号端vgl的信号传输至所述第一节点fn以及响应所述第三时钟信号端的信号将所述第一节点的信号传输至所述上拉节点pu。在移位寄存器单元的充电阶段和上拉阶段以外的时间段降噪模块可以结合第一时钟信号对第二输出端gout和上拉节点pu进行降噪。
本示例性实施例中，降噪模块可以包括第十晶体管t10、第十一晶体管t11和第十二晶体管t12。第十晶体管t10的第一端与所述第一信号端vgl连接，第二端与所述第一节点fn连接，控制端与所述第一时钟信号端连接；第十一晶体管的第一端与所述第一信号端vgl连接，第二端与所述第二输出端gout连接连接，控制端与所述第三时钟信号端连接；第十二晶体管t12的第一端与所述第一节点fn连接，第二端与所述上拉节点pu连接，控制端与所述第三时钟信号端clkq连接。同时，在上拉阶段，防漏电模块150也可以预防上拉节点通过第十二晶体管t12漏电。
本示例性实施例中，在上拉阶段，输入信号端stv为低电平，上拉节点pu为高电平，上拉节点pu上的电荷可能通过第一晶体管t1、第二晶体管t2向输入信号端stv漏电。如图7所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。本示例性实施例中，第一晶体管t1的第二端可以与第一节点连接，在上拉阶段，上垃节点pu为高电平，第九晶体管t9导通，在第二信号端vdd作用下第一晶体管t1的第二端为高电平，从而防止了上拉节点pu上的电荷可能通过第一晶体管t1、第二晶体管t2向输入信号端stv漏电。然而当第一晶体管t1的第二端与第一节点连接时，在充电阶段，输入信号端stv向上拉节点充电时，输入信号端stv输出的高电平信号可能通过第十晶体管t10向第一信号端vss漏电，因此第一晶体管t1的第二端与第一节点之间可以连接一第十四晶体管t14。第十四晶体管t14的控制端与第十晶体管t10的第二端连接，第一端与第十晶体管t10的第二端连接，第二端与第一晶体管的第二端连接。当第十晶体管t10的第二端为高电平时t14导通，当第十晶体管t10的第二端为低电平时t14关闭，因而可以避免输入信号端stv输出的高电平信号可能通过第十晶体管t10向第一信号端vss漏电。
本示例性实施例还提供一种栅极驱动电路，如图8所示，为本公开栅极驱动电路一种示例性实施例的结构示意图。该栅极驱动电路包括：n级权利要求1-9任一项所述的移位寄存器单元stn(n)、第一时钟信号线clkb、第二时钟信号线clka、第三时钟信号线clkq1、第四时钟信号线clkq2以及第五时钟信号线clkq3。第一时钟信号线与所述奇数级的所述移位寄存器单元的第一时钟信号端clkb连接，且与偶数级的所述移位寄存器单元的第二时钟信号端clka连接；第二时钟信号线clka与所述奇数级的所述移位寄存器单元的第二时钟信号端clka连接，且与偶数级的所述移位寄存器单元的第一时钟信号端clkb连接；第三时钟信号线与所述第1+6m、第2+6m级所述移位寄存器的第三时钟信号端连接；第四时钟信号线与所述第3+6m、第4+6m级所述移位寄存器的第三时钟信号端连接；第五时钟信号线与所述第5+6m、第6+6m级所述移位寄存器的第三时钟信号端连接；其中，n为大于等于1的正整数，m为大于0的正整数。
如图9所示，为本公开栅极驱动电路各驱动线上信号的时序图。其中，第一时钟信号与第二时钟信号的周期相同，极性相反，且第一时钟信号与第二时钟信号的占空比均为1/2。第三时钟信号的周期是第一时钟信号的周期的三倍，占空比为1/3，且第三时钟信号的上升沿对应第一时钟信号的上升沿。第四时钟信号与第三时钟信号的周期、占空比相同，第四时钟信号的上升沿对应第三时钟信号的下降沿。第五时钟信号与第四时钟信号的周期、占空比相同，第五时钟信号的上升沿对应第四时钟信号的下降沿。其中，t1、t2、t3、t4时间段分别为移位寄存器单元stn(1+6m)的充电阶段、上拉阶段下拉阶段和复位阶段。在t2时间段，移位寄存器单元stn(1+6m)的第二输出端gout发出的高电平信号cr(1+6m)可以作为移位寄存器单元stn(2+6m)的输入信号。依次类推，移位寄存器单元stn(n)第二信号输出端输出的信号cr(n)可以作为移位寄存器单元stn(n+1)的输入信号(n为大于等于1的整数)。t4时间段为移位寄存器单元stn(3+6m)的上拉阶段，该阶段移位寄存器单元stn(3+6m)第二输出端gout发出高电平可以作为移位寄存器单元stn(1+6m)的复位信号。依次类推，移位寄存器单元stn(n+2)第二输出端输出的输出信号可以作为移位寄存器单元stn(n)的输入信号。(n为大于等于1的整数)。由图9可以看出在t1、t2、t3时间段，与移位寄存器单元stn(1+6m)、stn(2+6m)相连接的第三时钟信号线clkq1为低电平，此时第三时钟信号线clkq1不对移位寄存器单元stn(1+6m)和stn(2+6m)的充电和上拉工作造成影响。在t1和t2时间段，与移位寄存器单元stn(3+6m)和stn(4+6m)连接的第四时钟信号线clkq2为高电平，结合图6可知，此时，第四时钟信号线clkq2可以将移位寄存器单元stn(3+6m)、stn(4+6m)的第二输出端gout和上拉节点下拉为低电平，从而对移位寄存器单元stn(3+6m)、stn(4+6m)的第二输出端gout和上拉节点降噪。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。