一种移位寄存器及其驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术：

goa(gatedriveronarray，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，其中，goa电路的每一级(即移位寄存器)与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对显示面板中的多条栅线的逐行扫描。

然而，现有技术中goa电路中每一级移位寄存器在工作时，移位寄存器中的晶体管因长时间受单一偏压的影响(例如在输出阶段以后，移位寄存器中的控制节点p/q长时间处于同一状态)，容易导致阈值电压的漂移，进而造成goa电路稳定性降低。

技术实现要素：

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够解决移位寄存器中的晶体管因长时间受单一偏压的影响而导致的阈值电压漂移的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括：输入子电路、输出子电路、第一输出控制子电路、第二输出控制子电路、复位子电路、第一复位控制子电路、第二复位控制子电路、储能子电路；所述输入子电路与信号输入端、第一时钟信号端、第一控制节点连接，用于在所述第一时钟信号端的电压的控制下，将所述信号输入端的电压输出至所述第一控制节点；所述输出子电路与第二时钟信号端、所述第一控制节点、信号输出端连接，用于在所述第一控制节点的电压的控制下，将所述第二时钟信号端的电压输出至所述信号输出端；用于将所述第一控制节点的电压进行存储，还用于对所述第一控制节点进行放电；所述第一输出控制子电路与第三时钟信号端、所述第一控制节点连接，用于在所述第三时钟信号端的电压的控制下，将所述第三时钟信号端的电压输出至所述第一控制节点；所述第二输出控制子电路与第四时钟信号端、第一电压端、所述第一控制节点连接，用于在所述第四时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第一控制节点；所述复位子电路与第二控制节点、所述第一电压端、所述信号输出端连接，用于在所述第二控制节点的电压的控制下，将所述第一电压端的电压输出至所述信号输出端；所述第一复位控制电路与所述第一控制节点、所述第二控制节点、所述第一电压端连接，用于在所述第一控制节点的电压的控制下，将所述第一电压端的电压输出至所述第二控制节点；所述第二复位控制电路与所述第二控制节点、所述第四时钟信号端连接，用于在所述第四时钟信号端的电压的控制下，将所述第四时钟信号端的电压输出至所述第二控制节点；所述储能子电路与所述第二控制节点、所述信号输出端连接，用于将所述第二控制节点的电压进行存储，还用于对所述第二控制节点进行放电。

在一些实施例中，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述第一时钟信号端连接，第一极与所述信号输入端连接，第二极与所述第一控制节点连接；所述输出子电路包括第六晶体管和第一电容；所述第六晶体管的栅极与所述第一控制节点连接，第一极与所述第二时钟信号端连接，第二极与所述信号输出端连接；所述第一电容的第一端与所述第一控制节点连接，第二端与所述信号输出端连接；所述复位子电路包括第七晶体管；所述第七晶体管的栅极与所述第二控制节点连接，第一极与所述第一电压端，第二极与所述信号输出端连接；所述储能子电路包括第二电容；所述第二电容的第一端与所述第二控制节点连接，第二端与所述信号输出端连接。

在一些实施例中，所述第一输出控制子电路包括第三晶体管；所述第三晶体管的栅极和第一极与所述第三时钟信号端连接，第二极与所述第一控制节点连接。

在一些实施例中，所述第二输出控制子电路包括第五晶体管；所述第五晶体管的栅极与所述第四时钟信号端连接，第一极与所述第一电压端连接，第二极与所述第一控制节点连接。

在一些实施例中，所述第一复位控制电路包括第四晶体管；所述第四晶体管的栅极与所述第一控制节点连接，第一极与所述第一电压端连接，第二极与所述第二控制节点连接。

在一些实施例中，所述第二复位控制电路包括第二晶体管；所述第二晶体管的栅极和第一极与所述第四时钟信号端连接，第二极与所述第二控制节点连接。

本发明实施例还提供一种栅极驱动电路，包括多级级联的如前述的移位寄存器；其中，依次级联的四级移位寄存器构成一个驱动单元，不同的驱动单元由不同的四级移位寄存器构成；在每一驱动单元中：第一级移位寄存器的第一时钟信号端、第二级移位寄存器的第四时钟信号端、第三级移位寄存器的第三时钟信号端、第四级移位寄存器的第二时钟信号端与第一系统时钟信号端连接；第一级移位寄存器的第二时钟信号端、第二级移位寄存器的第一时钟信号端、第三级移位寄存器的第四时钟信号端、第四级移位寄存器的第三时钟信号端与第二系统时钟信号端连接；第一级移位寄存器的第三时钟信号端、第二级移位寄存器的第二时钟信号端、第三级移位寄存器的第一时钟信号端、第四级移位寄存器的第四时钟信号端与第三系统时钟信号端连接；第一级移位寄存器的第四时钟信号端、第二级移位寄存器的第三时钟信号端、第三级移位寄存器的第二时钟信号端、第四级移位寄存器的第一时钟信号端与第四系统时钟信号端连接。

在一些实施例中，所述栅极驱动电路中的第一级移位寄存器单元的信号输入端连接起始信号端；除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接。

本发明实施例还提供一种显示装置，包括前述的栅极驱动电路。

本发明实施例还提供一种如前述的移位寄存器的驱动方法，在一图像帧内，所述驱动方法包括：输入阶段：在所述第一时钟信号端的电压的控制下，所述输入子电路开启，将所述信号输入端的电压输出至所述第一控制节点；在所述第一控制节点的电压的控制下，所述输出子电路开启，将所述第二时钟信号端的电压输出至所述信号输出端，并将第一控制节点的电压进行存储；并且，在所述第一控制节点的电压的控制下，所述第一复位控制子电路开启，将所述第一电压端的电压输出至所述第二控制节点；输出阶段：所述输出子电路对所述第一控制节点进行放电，并保持开启，将所述第二时钟信号端的电压输出至所述信号输出端，所述信号输出端输出扫描信号；并且，在所述第一控制节点的电压的控制下，所述第一复位控制子电路开启，将所述第一电压端的电压输出至所述第二控制节点；第一复位阶段：在所述第三时钟信号端的电压的控制下，所述第一输出控制子电路开启，将所述第三时钟信号端的电压输出至所述第一控制节点；在所述第一控制节点的电压的控制下，所述输出子电路开启，将所述第二时钟信号端的电压输出至所述信号输出端进行复位；并且在所述第一控制节点的电压的控制下，所述第一复位控制子电路开启，将所述第一电压端的电压输出至所述第二控制节点；第二复位阶段：在所述第四时钟信号端的电压的控制下，所述第二复位控制子电路开启，将所述第四时钟信号端的电压输出至所述第二控制节点、并存储至所述存储子电路中；在所述第二控制节点的电压的控制下，所述复位子电路开启，将所述第一电压端的电压输出至所述信号输出端进行复位；在所述第四时钟信号端的电压的控制下，所述第二输出控制子电路开启，将所述第一电压端的电压输出所述第一控制节点进行复位；第三复位阶段：所述存储子电路对所述第二控制节点进行放电，在所述第二控制节点的电压的控制下，所述复位子电路开启，将所述第一电压端的电压输出至所述信号输出端进行复位；在所述第一时钟信号端的电压的控制下，所述输入子电路开启，将所述信号输入端的电压输出至所述第一控制节点进行复位；第四复位阶段：所述存储子电路对所述第二控制节点持续进行放电，在所述第二控制节点的电压的控制下，所述复位子电路开启，将所述第一电压端的电压输出至所述信号输出端进行复位；在下一图像帧之前重复所述第一复位阶段、所述第二复位阶段、所述第三复位阶段、所述第四复位阶段，使得所述信号输出端保持复位状态。

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器包括：输入子电路、输出子电路、第一输出控制子电路、第二输出控制子电路、复位子电路、第一复位控制子电路、第二复位控制子电路、储能子电路；输入子电路与信号输入端、第一时钟信号端、第一控制节点连接，用于在第一时钟信号端的电压的控制下，将信号输入端的电压输出至第一控制节点；输出子电路与第二时钟信号端、第一控制节点、信号输出端连接，用于在第一控制节点的电压的控制下，将第二时钟信号端的电压输出至信号输出端；还用于将所述第一控制节点的电压进行存储；还用于对所述第一控制节点进行放电；第一输出控制子电路与第三时钟信号端、第一控制节点连接，用于在第三时钟信号端的电压的控制下，将第三时钟信号端的电压输出至第一控制节点；第二输出控制子电路与第四时钟信号端、第一电压端、第一控制节点连接，用于在第四时钟信号端的电压的控制下，将第一电压端的电压输出至第一控制节点；复位子电路与第二控制节点、第一电压端、信号输出端连接，用于在第二控制节点的电压的控制下，将第一电压端的电压输出至信号输出端；第一复位控制电路与第一控制节点、第二控制节点、第一电压端连接，用于在第一控制节点的电压的控制下，将第一电压端的电压输出至第二控制节点；第二复位控制电路与第二控制节点、第四时钟信号端连接，用于在第四时钟信号端的电压的控制下，将第四时钟信号端的电压输出至第二控制节点；储能子电路与第二控制节点、信号输出端连接，用于将第二控制节点的电压进行存储，还用于对第二控制节点进行放电。

综上所述，采用本发明中的移位寄存器，能够在输出阶段以后的(多个)复位阶段中，在保证信号输出端处于非输出状态的前提下，通过各时钟信号端能够对各子电路(一般主要由晶体管组成)进行周期性的开启和关闭(也即周期性的控制第一控制节点和第二控制节点的电位进行高、低交替变化)，从而保证了在输出阶段以后的复位阶段中，各子电路中的晶体管的栅极电压处于周期性的正负交替变化中，进而解决了移位寄存器中的晶体管因长时间受单一偏压的影响而导致的阈值电压漂移的问题，提高了移位寄存器输出稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3a为本发明实施例提供的一种栅极驱动电路中移位寄存器的各时钟信号端与系统时钟信号端的连接示意图之一；

图3b为本发明实施例提供的一种栅极驱动电路中移位寄存器的各时钟信号端与系统时钟信号端的连接示意图之一；

图3c为本发明实施例提供的一种栅极驱动电路中移位寄存器的各时钟信号端与系统时钟信号端的连接示意图之一；

图3d为本发明实施例提供的一种栅极驱动电路中移位寄存器的各时钟信号端与系统时钟信号端的连接示意图之一；

图4为本发明实施例提供的一种移位寄存器的控制时序示意图；

图5为本发明实施例提供的一种移位寄存器的驱动方法流程示意图。

附图标记：

10-驱动单元；101-输入子电路；102-输出子电路；103-第一输出控制子电路；104-第二输出控制子电路；105-复位子电路；106-第一复位控制子电路；107-第二复位控制子电路；108-储能子电路；vgl-第一电压端；input-信号输入端；output-信号输出端；p-第一控制节点；q-第二控制节点；ck1-第一时钟信号端；ck2-第二时钟信号端；ck3-第三时钟信号端；ck4-第四时钟信号端；ck1-第一系统时钟信号端；ck2-第二系统时钟信号端；ck3-第三系统时钟信号端；ck4-第四系统时钟信号端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明实施例提供一种移位寄存器，如图1所示，该移位寄存器包括：输入子电路101、输出子电路102、第一输出控制子电路103、第二输出控制子电路104、复位子电路105、第一复位控制子电路106、第二复位控制子电路107、储能子电路108。

其中，上述输入子电路101与信号输入端input、第一时钟信号端ck1、第一控制节点p连接。该输入子电路101用于在第一时钟信号端ck1的电压的控制下，将信号输入端input的电压输出至第一控制节点p。

上述输出子电路102与第二时钟信号端ck2、第一控制节点p、信号输出端output连接。该输出子电路102用于在第一控制节点p的电压的控制下，将第二时钟信号端ck2的电压输出至信号输出端output；该输出子电路102还用于将第一控制节点p的电压进行存储；该输出子电路102还用于对第一控制节点p进行放电。

上述第一输出控制子电路103与第三时钟信号端ck3、第一控制节点p连接。该第一输出控制子电路103用于在第三时钟信号端ck3的电压的控制下，将第三时钟信号端ck3的电压输出至第一控制节点p。

上述第二输出控制子电路104与第四时钟信号端ck4、第一电压端vgl、第一控制节点p连接。该第二输出控制子电路104用于在第四时钟信号端ck4的电压的控制下，将第一电压端vgl的电压输出至第一控制节点p。

上述复位子电路105与第二控制节点q、第一电压端vgl、信号输出端output连接。该复位子电路105用于在第二控制节点q的电压的控制下，将第一电压端vgl的电压输出至信号输出端output。

上述第一复位控制电路106与第一控制节点p、第二控制节点q、第一电压端vgl连接。该第一复位控制电路106用于在第一控制节点p的电压的控制下，将第一电压端vgl的电压输出至第二控制q。

上述第二复位控制电路107与第二控制节点q、第四时钟信号端ck4连接。该第二复位控制电路107用于在第四时钟信号端ck4的电压的控制下，将第四时钟信号端ck4的电压输出至第二控制节点q。

上述储能子电路108与第二控制节点q、信号输出端output连接。该储能子电路108用于将第二控制节点q的电压进行存储；该储能子电路108还用于对第二控制节点q进行放电。

综上所述，采用本发明中的移位寄存器，能够在输出阶段以后的(多个)复位阶段中，在保证信号输出端处于非输出状态的前提下，通过各时钟信号端能够对各子电路(一般主要由晶体管组成)进行周期性的开启和关闭(也即周期性的控制第一控制节点和第二控制节点的电位进行高、低交替变化)，从而保证了在输出阶段以后的复位阶段中，各子电路中的晶体管的栅极电压处于周期性的正负交替变化中，进而解决了移位寄存器中的晶体管因长时间受单一偏压的影响而导致的阈值电压漂移的问题，提高了移位寄存器输出稳定性。

具体的，以下对上述各子电路中的具体电路设置情况，做进一步的说明，但本发明并不限制于以下实施例中公开的具体电路结构。

在一些实施例中，如图1所示，前述的输入子电路101可以包括第一晶体管t1。其中，第一晶体管t1的栅极与第一时钟信号端ck1连接，第一晶体管t1的第一极与信号输入端input连接，第一晶体管t1的第二极与第一控制节点p连接。

在一些实施例中，如图1所示，前述的输出子电路102可以包括第六晶体管t6和第一电容c1。其中，第六晶体管t6的栅极与第一控制节点p连接，第六晶体管t6的第一极与第二时钟信号端ck2连接，第六晶体管t6的第二极与信号输出端output连接。第一电容c1的第一端与第一控制节点p连接，第一电容c1的第二端与信号输出端output连接。

在一些实施例中，如图1所示，前述的复位子电路105可以包括第七晶体管t7。其中，第七晶体管t7的栅极与第二控制节点q连接，第七晶体管t7的第一极与第一电压端vgl，第七晶体管t7的第二极与信号输出端output连接。

在一些实施例中，如图1所示，前述的储能子电路108可以包括第二电容c2。其中，第二电容c2的第一端与第二控制节点q连接，第二电容c2的第二端与信号输出端output连接。

在一些实施例中，如图1所示，前述的第一输出控制子电路103可以包括第三晶体管t3。其中，第三晶体管t3的栅极和第一极均与第三时钟信号端ck3连接，第三晶体管t3的第二极与第一控制节点p连接。

在一些实施例中，如图1所示，前述的第二输出控制子电路104可以包括第五晶体管t5。其中，第五晶体管t5的栅极与第四时钟信号端ck4连接，第五晶体管t5的第一极与第一电压端vgl连接，第五晶体管t5的第二极与第一控制节点p连接。

在一些实施例中，如图1所示，前述的第一复位控制电路106包括第四晶体管t4。其中，第四晶体管t4的栅极与第一控制节点p连接，第四晶体管t4的第一极与第一电压端vgl连接，第四晶体管t4的第二极与第二控制节点q连接。

在一些实施例中，如图1所示，前述的第二复位控制电路107可以包括第二晶体管t2。其中，第二晶体管t2的栅极和第一极均与第四时钟信号端ck4连接，第二极与第二控制节点q连接。

需要说明的是，上述晶体管可以为n型晶体管，也可以为p型晶体管(本发明优选的，采用n型晶体管)；可以为增强型晶体管，也可以为耗尽型晶体管；可以采用非晶硅薄膜晶体管、多晶硅薄膜晶体管或非晶-氧化铟镓锌薄膜晶体管；并且，上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明实施例还提供一种栅极驱动电路，如图2所示，该栅极驱动电路包括多级级联的如前述的移位寄存器rs。其中，依次级联的四级移位寄存器构成一个驱动单元10，不同的驱动单元10由不同的四级移位寄存器rs构成。

以下实施例中，将构成一个驱动单元10的四级移位寄存器分别记作：rs(4i+1)、rs(4i+2)、rs(4i+3)、rs(4i+4)；其中，i＝0、1、2、3……。当然，可以理解的是，每一级移位寄存器的信号输出端分别与显示装置中的一条栅线(gataline)连接，移位寄存器的最大级数不超过栅线的条数。

如上述每一驱动单元10均包括四级依次级联移位寄存器rs(4i+1)、rs(4i+2)、rs(4i+3)、rs(4i+4)；其中，针对每一驱动单元10中的四级移位寄存器rs(4i+1)、rs(4i+2)、rs(4i+3)、rs(4i+4)而言：

第一级移位寄存器rs(4i+1)的第一时钟信号端ck1、第二级移位寄存器rs(4i+2)的第四时钟信号端ck4、第三级移位寄存器rs(4i+3)的第三时钟信号端ck3、第四级移位寄存rs(4i+4)的第二时钟信号端ck2与第一系统时钟信号端clk1连接。

第一级移位寄存器rs(4i+1)的第二时钟信号端ck2、第二级移位寄存器rs(4i+2)的第一时钟信号端ck1、第三级移位寄存器rs(4i+3)的第四时钟信号端ck4、第四级移位寄存器rs(4i+4)的第三时钟信号端ck3与第二系统时钟信号端clk2连接。

第一级移位寄存器rs(4i+1)的第三时钟信号端ck3、第二级移位寄存器rs(4i+2)的第二时钟信号端ck2、第三级移位寄存器rs(4i+3)的第一时钟信号端ck1、第四级移位寄存器rs(4i+4)的第四时钟信号端ck4与第三系统时钟信号端clk3连接。

第一级移位寄存器rs(4i+1)的第四时钟信号端ck4、第二级移位寄存器rs(4i+2)的第三时钟信号端ck3、第三级移位寄存器rs(4i+3)的第二时钟信号端ck2、第四级移位寄存器rs(4i+4)的第一时钟信号端ck1与第四系统时钟信号端clk4连接。

示意的，以下以栅极驱动电路中的第一级移位寄存器rs1、第二级移位寄存器r2、第三级移位寄存器rs3、第四级移位寄存器r4构成的一个驱动单元10(参考图2)为例，对上述驱动单元10中的移位寄存器的各时钟信号端(ck1、ck2、ck3、ck4)与各系统时钟信号端(ck1、ck2、ck3、ck4)的具体连接情况进行具体说明。

具体的，如图3a所示，第一级移位寄存器rs1的时钟信号端ck1、ck2、ck3、ck4，分别于系统时钟信号端ck1、ck2、ck3、ck4连接；如图3b所示，第二级移位寄存器r2的时钟信号端ck1、ck2、ck3、ck4分别于系统时钟信号端ck2、ck3、ck4、ck1连接；如图3c所示，第三级移位寄存器rs3的时钟信号端ck1、ck2、ck3、ck4分别于系统时钟信号端ck3、ck4、ck1、ck2连接；如图3d所示，第四级移位寄存器r4的时钟信号端ck1、ck2、ck3、ck4分别于系统时钟信号端ck4、ck1、ck2、ck3连接。

实际中，一般设置第一系统时钟信号端clk1、第二系统时钟信号端clk2、第三系统时钟信号端clk3、第四系统时钟信号端clk4的时钟信号的占空比均为25％，且四个时钟信号依次顺延(可以参考图4中对应的时钟信号)。并且，如图3a、图3b、图3c、图3d所示，依次级联的移位寄存器中各时钟信号端与系统时钟信号端同样以依次顺延的方式连接，从而保证栅极驱动电路中的移位寄存器在各系统时钟信号端的控制下，能够依次逐级工作。

另外，在一些实施例中，如图2所示，该栅极驱动电路中的第一级移位寄存器单元rs1的信号输入端input连接起始信号端stv；除了第一级移位寄存器rs1以外，任一级移位寄存器的信号输入端input与该级移位寄存器的上一级移位寄存器的信号输出端output相连接。

由于该栅极驱动电路包括如上所述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例还提供一种显示装置，包括前述栅极驱动电路，同样包括前述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，所述显示装置可以为：液晶面板、电子纸、oled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本发明实施例还提供一种如前述的移位寄存器的驱动方法。

示意的，以下以图1中移位寄存器和图4中的时序控制图，并结合各晶体管的通、断对本发明中的驱动方法做进一步的说明。

如图5所示，在一图像帧内，该驱动方法包括：

输入阶段s1：

在第一时钟信号端ck1的电压的控制下，输入子电路101开启，将信号输入端input的电压输出至第一控制节点p。

在第一控制节点p的电压的控制下，输出子电路102开启，将第二时钟信号端ck2的电压输出至信号输出端output，并将第一控制节点p的电压进行存储；并且，在第一控制节点p的电压的控制下，第一复位控制子电路106开启，将第一电压端vgl的电压输出至第二控制节点q。

在该阶段中，第一输出控制子电路103、第二输出控制子电路104、复位子电路105、第二复位控制子电路107均处于关闭状态。

具体的，在该输入阶段s1，在第一时钟信号端ck1的高电平信号的控制下，第一晶体管t1导通，将信号输入端input的高电平输出至第一控制节点p，并存储至第一电容c1中。

在第一控制节点p的高电平的控制下，第六晶体管t6导通，将第二时钟信号端ck2的低电平信号输出至信号输出端output，该阶段中信号输出端output处于非输出状态。

另外，在第一控制节点p的高电平的控制下，第四晶体管t4导通，将第一电压端vgl的低电平输出至第二控制节点q。

第二晶体管t2、第三晶体管t3、第五晶体管t5、第七晶体管t7在该输入阶段s1均处于截止状态。

输出阶段s2：

输出子电路102对第一控制节点p进行放电，并保持开启，将第二时钟信号端ck2的电压输出至信号输出output，信号输出端output输出扫描信号。

并且，在第一控制节点p的电压的控制下，第一复位控制子电路106开启，将第一电压端vgl的电压输出至第二控制节点q。

在该输出阶段s2中，输入子电路101、第一输出控制子电路103、第二输出控制子电路104、复位子电路105、第二复位控制子电路107均处于关闭状态。

具体的，在该输出阶段s2中，第一电容c1将在输入阶段s1存储的高电平放电至第一控制节点p，在第一控制节点p的高电平的控制下，第六晶体管t6导通，将第二时钟信号端ck2的高电平信号作为扫描信号输出至信号输出端output。并且，在第一控制节点p的高电平的控制下，第四晶体管t4保持导通，将第一电压端vgl的低电平输出至第二控制节点q。另外，第一晶体管t1、第二晶体管t2、第三晶体管t3、第五晶体管t5、第七晶体管t7在该输出阶段s2均处于截止状态。

第一复位阶段s3：

在第三时钟信号端ck3的电压的控制下，第一输出控制子电路103开启，将第三时钟信号端ck3的电压输出至第一控制节点p。

在第一控制节点p的电压的控制下，输出子电路102开启，将第二时钟信号端ck2的电压输出至信号输出端output进行复位；并且在第一控制节点p的电压的控制下，第一复位控制子电路106开启，将第一电压端vgl的电压输出至第二控制节点q。

另外，在该第一复位阶段s3中，输入子电路101、第二输出控制子电路104、复位子电路105、第二复位控制子电路107均处于关闭状态。

具体的，在该第一复位阶段s3中，在第三时钟信号端ck3的高电平的控制下，第三晶体管t3导通，将第三时钟信号端ck3的高电平输出至第一控制节点p。在第一控制节点p的高电平的控制下，第六晶体管t6导通，将将第二时钟信号端ck2的低电平输出至信号输出端output进行复位；并且在第一控制节点p的高电平的控制下，第四晶体管t4保持导通，将第一电压端vgl的低电平输出至第二控制节点q；另外，第一晶体管t1、第二晶体管t2、第五晶体管t5、第七晶体管t7在该第一复位阶段s3均处于截止状态。

第二复位阶段s4：

在第四时钟信号端ck4的电压的控制下，第二复位控制子电路107开启，将第四时钟信号端ck4的电压输出至第二控制节点q、并存储至存储子电路108中。

在第二控制节点q的电压的控制下，复位子电路105开启，将第一电压端vgl的电压输出至信号输出端output进行复位。

另外，在第四时钟信号端ck4的电压的控制下，第二输出控制子电路104开启，将第一电压端vgl的电压输出第一控制节点p进行复位。

在该第二复位阶段s4中，输入子电路101、输出子电路102、第一输出控制子电路103、第一复位控制子电路106均处于关闭状态。

具体的，在该第二复位阶段s4中，在第四时钟信号端ck4的高电平信号的控制下，第二晶体管t2导通，将第四时钟信号端ck4的高电平信号输出至第二控制节点q、并存储至第二电容c2中；在第二控制节点q的高电平控制下，第七晶体管t7导通，将第一电压端vgl的低电平输出至信号输出端output进行复位；另外，在第四时钟信号端ck4的高电平信号的控制下，第五晶体管t5导通，将第一电压端vgl的低电平输出至第一控制节点p，以对该第一控制节点p进行复位。第一晶体管t1、第三晶体管t3、第四晶体管t4、第六晶体管t6在该第二复位阶段s4均处于截止状态。

第三复位阶段s5：

存储子电路108对第二控制节点q进行放电，在第二控制节点q的电压的控制下，复位子电路105开启，将第一电压端vgl的电压输出至信号输出端output进行复位。

在第一时钟信号端ck1的电压的控制下，输入子电路101开启，将信号输入端input的电压输出至第一控制节点p进行复位。

另外，在该第三复位阶段s5，输出子电路102、第一输出控制子电路103、第二输出控制子电路104、第一复位控制子电路106、第二复位控制子电路107均处于关闭状态。

具体的，在该第三复位阶段s5，第二电容c2将第二复位阶段s4存储的高电平放电至第二控制节点q，在第二控制节点q的高电平的控制下，第七晶体管t7导通，将第一电压端vgl的低电平输出至信号输出端output进行复位。在第一时钟信号端ck1的高电平信号的控制下，第一晶体管t1导通，将信号输入端input的低电平输出至第一控制节点p进行复位。第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6在该第三复位阶段s5均处于截止状态。

第四复位阶段s6：

存储子电路108对第二控制节点q持续进行放电，在第二控制节点q的电压的控制下，复位子电路105开启，将第一电压端vgl的电压输出至信号输出端output进行复位。

另外，在该第四复位阶段s6，输出子电路102、第一输出控制子电路103、第二输出控制子电路104、第一复位控制子电路106、第二复位控制子电路107均处于关闭状态。

具体的，第二电容c2将在第二复位阶段s4存储的高电平放电至第二控制节点q，在第二控制节点q的高电平控制下，第七晶体管t7导通，将第一电压端vgl的低电平输出至信号输出端output进行复位。

另外，在该第四复位阶段s6，第一电容c1将在第三复位阶段s5存储的低电平放电至第一控制节点p，第六晶体管t6、第四晶体管t4处于截止状态。第一晶体管t1、第二晶体管t2、第三晶体管t3、第五晶体管t5在该第四复位阶段s6均处于截止状态。

在下一图像帧之前重复第一复位阶段s3、第二复位阶段s4、第三复位阶段s5、第四复位阶段s6的四个过程，使得信号输出端output保持复位状态。

以上可以看出，在一图像像帧中，在输出阶段s2之后，周期性的重复进行第一复位阶段s3、第二复位阶段s4、第三复位阶段s5、第四复位阶段s6的四个阶段，由上述对各子电路的工作状态的描述可知，在依次进行的第一复位阶段s3、第二复位阶段s4、第三复位阶段s5、第四复位阶段s6的过程中，各个子电路(输入子电路101、输出子电路102、第一输出控制子电路103、第二输出控制子电路104、复位子电路105、第一复位控制子电路106、第二复位控制子电路107)均进行了开启和关闭的两种不同的工作状态(也即各个子电路中的晶体管均经历了导通和截止两种不同状态)；也就是说，在输出阶段以后到下一图像帧之前，各子电路进行周期性的开启和关闭(也即周期性的控制第一控制节点和第二控制节点的电位进行高、低交替变化)，从而保证了在输出阶段以后到下一图像帧之前，各子电路中的晶体管的栅极电压处于周期性的正负交替变化中，进而解决了移位寄存器中的晶体管因长时间受单一偏压的影响而导致的阈值电压漂移的问题，提高了移位寄存器输出稳定性。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。