脉冲产生电路的制作方法

本公开文件涉及一种脉冲产生电路，特别是一种用于输出宽脉冲的脉冲产生电路。

背景技术：

显示面板中的光感测电路需要足够长时间的脉冲信号来检测光源输入与否，然而，传统栅极驱动器中只用移位暂存电路无法输出长脉冲宽度的驱动信号，导致显示面板中的光感测电路没有足够的时间操作，因此栅极驱动器需要针对如何输出足够宽度且稳定的脉冲信号进行设计。

技术实现要素：

本公开内容的一实施例中，一种脉冲产生电路包含输入电路、稳压电路、上拉电路及下拉电路。输入电路耦接第一电压源、第二电压源及节点，输入电路用以接收第一输入信号或第二输入信号，并根据第一输入信号或第二输入信号决定节点的电压。稳压电路耦接节点、第一电压源及第二电压源，稳压电路用以接收节点的电压或第二输入信号，根据节点的电压或第二输入信号维持输出端的电压。上拉电路耦接节点、第三电压源及输出端，上拉电路用以接收节点的电压，上拉电路根据节点的电压，将第三电压源的电压输出到输出端。下拉电路耦接输出端及第二电压源，下拉电路用以接收第二输入信号，下拉电路根据第二输入信号，将第二电压源的电压输出到输出端。

综上所述，脉冲产生电路即可根据第一输入信号或第二输入信号，将第二电压源或第三电压源的电压输出到输出端，并利用稳压电路维持输出端的电压。

附图说明

图1示出根据本公开文件的一实施例的显示面板示意图。

图2示出根据本公开文件的一实施例的栅极驱动器方框图。

图3示出根据本公开文件的一实施例的移位暂存电路图。

图4示出对应于图3移位暂存电路的信号时序图。

图5示出根据本公开文件的一实施例的脉冲产生电路图。

图6示出对应于图5脉冲产生电路的信号时序图。

图7示出根据本公开文件的一实施例的脉冲产生电路于输入时间区间的操作示意图。

图8示出根据本公开文件的一实施例的脉冲产生电路于致能时间区间的操作示意图。

图9示出根据本公开文件的一实施例的脉冲产生电路于下拉时间区间的操作示意图。

图10示出根据本公开文件的一实施例的脉冲产生电路于重置时间区间的操作示意图。

附图标记说明：

100：显示面板

110：时序控制电路

120：栅极驱动器

122：移位暂存电路

124：移位暂存电路

126：脉冲产生电路

126a：输入电路

126b：稳压电路

126c：上拉电路

126d：下拉电路

130：源极驱动器

140：影像显示区

142：显示像素

ck、xck：时脉信号

tc1、tc2：信号线

gl1、gl2、gl3、gln、glm：扫描线

sl1、sl2、sl3、slk：数据线

t1～t12、ts1～ts7：晶体管

vh、vgh、vdd、vddh、u2d：高电压

vgl、vss、d2u：低电压

δv：电压

c1、c2、c3：电容

tm1、tp1：输入时间

tm2、tp2：致能时间

tm3、tp3：下拉时间

tp4：重置时间

g1[n-1]：上一级第一输入信号

g1[n+1]：下一级第一输入信号

g1[n]：第一输入信号

g2[n]：第二输入信号

q1[n]、q2[n]：节点

s[n]：输出信号

具体实施方式

在本文中所使用的用词“包含”、“具有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连结”或“耦接”时，可指“电性连接”或“电性耦接”。“连结”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、……等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本公开文件。

请参考图1，图1示出根据本公开文件的一实施例的显示面板示意图。如图1所示，显示面板100包含时序控制电路110、栅极驱动器120、源极驱动器130及影像显示区140。影像显示区140由多个扫描线gl1～gln及多个数据线sl1～sln交错配置而成，包含多个显示像素142，在此以数量n作为举例说明，n的数量可以根据实际应用的面板尺寸而有所调整。时序控制电路110耦接栅极驱动器120及源极驱动器130，通过信号线tc1及信号线tc2发送时序控制信号控制栅极驱动器120及源极驱动器130电路操作的时序。栅极驱动器120通过m个扫描线gl1～glm输出栅极驱动信号到影像显示区140给对应的显示像素124。源极驱动器130通过k个数据线sl1～slk输出源极驱动信号到影像显示区140给对应的显示像素124。于一实施例中，显示面板100为分辨率1920x1080的屏幕，m为1080，k为1920。

请参考图2，图2示出根据本公开文件的一实施例的栅极驱动器方框图。栅极驱动器120包含移位暂存电路122、移位暂存电路124及脉冲产生电路126。如图2所示，移位暂存电路122及移位暂存电路124用以产生第一输入信号g1[n]及第二输入信号g2[n]到脉冲产生电路126，脉冲产生电路126接收第一输入信号g1[n]及第二输入信号g2[n]并产生输出信号s[n]。应注意的是，图2中栅极驱动器120方框图虽只示出一组电路，但实际应用上不限于一个，本公开文件的栅极驱动器120使用编号g1[n]、g2[n]及s[n]表示为第n个移位暂存电路122、移位暂存电路124及脉冲产生电路126，实际可以应用多个移位暂存电路122、移位暂存电路124及脉冲产生电路126来实现本公开文件，其数量可根据实际应用而有所调整，n为大于等于1且小于等于m的数值，并且为正整数，于前述实施例中，n为1～1080中的任一值。以下详细说明移位暂存电路122、移位暂存电路124及脉冲产生电路126内部的电路构造。

请参考图3，图3示出根据本公开文件的一实施例的移位暂存电路图。移位暂存电路122包含晶体管ts1～ts7、高电压u2d、低电压d2u、上一级第一输入信号g1[n-1]、下一级第一输入信号g1[n+1]、节点q1[n]、时脉信号ck、时脉信号xck、电容c1、电容c2、低电压vss及第一输入信号g1[n]。晶体管ts1～ts7均包含第一端、第二端及控制端，晶体管ts1的第一端用以接收高电压u2d，晶体管ts1的第二端耦接晶体管ts2的第二端及节点q1[n]，晶体管ts1的控制端用以接收上一级第一输入信号g1[n-1]，并根据上一级第一输入信号g1[n-1]将高电压u2d导通到节点q1[n]。晶体管ts2的第一端用以接收低电压d2u，晶体管ts2的第二端耦接晶体管ts1的第二端及节点q1[n]，晶体管ts2的控制端用以接收下一级第一输入信号g1[n+1]，并根据下一级第一输入信号g1[n+1]将低电压d2u导通到节点q1[n]。晶体管ts3的第一端用以接收时脉信号ck，晶体管ts3的第二端耦接输出端，晶体管ts3的控制端耦接电容c2及节点q1[n]，晶体管ts3的控制端用以接收节点q1[n]的电压，并根据q1[n]的电压将时脉信号ck导通到输出端。晶体管ts4的第一端耦接输出端，晶体管ts4的第二端耦接电压源vss，晶体管ts4的控制端用以接收时脉信号xck，并根据时脉信号xck将电压源vss的电压导通到输出端。晶体管ts5的第一端耦接电容c1、晶体管ts6的控制端及晶体管ts7的控制端，晶体管ts5的第二端耦接电压源vss，晶体管ts5的控制端用以接收节点q1[n]的电压，并根据节点q1[n]的电压将电压源vss的电压导通到电容c1、晶体管ts6的控制端及晶体管ts7的控制端。晶体管ts6的第一端耦接节点q1[n]，晶体管ts6的第二端耦接电压源vss，晶体管ts6的控制端耦接电容c1及晶体管ts5的第一端。晶体管ts7的第一端耦接电容c2、输出端及晶体管ts4的第一端，晶体管ts7的第二端耦接电压源vss，晶体管ts7的控制端耦接电容c1、晶体管ts5的第一端及晶体管ts6的控制端。以下将详细说明于各个时间中移位暂存电路122的操作方式。

请同时参考图3及图4，图4示出对应于图3移位暂存电路的信号时序图。移位暂存电路122操作于如图4所示的输入时间tm1、致能时间tm2及下拉时间tm3区间中，vdd及vgh表示为高电压，vss及vgl表示为低电压。移位暂存电路122于输入时间tm1时，时脉信号ck为低电压vss，时脉信号xck为高电压vdd，上一级第一输入信号g1[n-1]为高电压vdd。晶体管ts1导通，将高电压u2d导通到节点q1[n]使节点q1[n]的电压上升，晶体管ts3因为节点q1[n]的电压上升而导通，将时脉信号ck的电压导通到输出端，此时由于时脉信号ck为低电压vss及时脉信号xck为高电压vdd因此第一输入信号g1[n]为低电压vss。节点q1[n]的电压上升使晶体管ts5导通，将低电压vss导通到晶体管ts6及晶体管ts7的控制端，使晶体管ts6及晶体管ts7关闭而维持节点q1[n]的电压。

移位暂存电路122于致能时间tm2时，时脉信号ck为高电压vdd，时脉信号xck为低电压vss，上一级第一输入信号g1[n-1]为低电压vss。此时第一输入信号g1[n]因为时脉信号ck为高电压vdd而输出接近高电压vdd的高电压vgh，时脉信号xck为低电压vss使得晶体管ts4为关闭使第一输入信号g1[n]能够维持高电压，节点q1[n]的电压因为电容c2而被拉升到高电压vdd+δv，节点q1[n]的高电压使得晶体管ts5维持导通而晶体管ts6及晶体管ts7维持关闭，第一输入信号g1[n]因为晶体管ts4、ts6及ts7的关闭而能够维持在高电压vgh。

移位暂存电路122于下拉时间tm3时，时脉信号ck为低电压vss，时脉信号xck为高电压vdd，下一级第一输入信号g1[n+1]为高电压vdd。晶体管ts2导通将低电压d2u导通到节点q1[n]，使节点q1[n]的电压下降，晶体管ts3及晶体管ts5因为节点q1[n]的电压下降而关闭，时脉信号xck为高电压vdd使晶体管ts4导通，将低电压vss导通到输出端，第一输入信号g1[n]为低电压vgl。

串接多个移位暂存电路122就能够达到依序输出多个脉冲的效果，移位暂存电路124与移位暂存电路122的电路结构及操作方式相同，在此不再赘述。移位暂存电路122产生的脉冲信号标示为第一输入信号g1[n]，移位暂存电路124产生的脉冲信号标示为第二输入信号g2[n]，并传送到脉冲产生电路126，如图2所示。

请参考图5，图5示出根据本公开文件的一实施例的脉冲产生电路图。脉冲产生电路126包含输入电路126a、稳压电路126b、上拉电路126c及下拉电路126d。输入电路126a包含晶体管t1～t4，晶体管t1～t4均包含第一端、第二端及控制端，晶体管t1的第一端接收高电压vddh，晶体管t1的第二端耦接节点q2[n]，晶体管t1的控制端用以接收第一输入信号g1[n]。晶体管t2的第一端耦接晶体管t1的第二端，晶体管t2的控制端用以接收第二输入信号g2[n]。晶体管t3的第一端用以接收高电压vddh，晶体管t3的第二端耦接晶体管t2的第二端，晶体管t3的第三端耦接晶体管t1的第二端、晶体管t2的第一端及节点q2[n]。晶体管t4的第一端耦接晶体管t2的第二端及晶体管t3的第二端，晶体管t4的第二端用以接收低电压vss，晶体管t4的控制端耦接晶体管t2的控制端，晶体管t4的控制端用以接收第二输入信号g2[n]。输入电路126a用以接收第一输入信号g1[n]或第二输入信号g2[n]，并根据第一输入信号g1[n]或第二输入信号g2[n]决定节点q2[n]的电压。

稳压电路126b包含晶体管t7～t12，晶体管t7～t12均包含第一端、第二端及控制端。晶体管t7的第一端耦接晶体管t7的控制端，用以接收第二输入信号g2[n]。晶体管t8的第一端耦接晶体管t7的第二端，晶体管t8的第二端用以接收低电压vss，晶体管t8的控制端耦接节点q2[n]，用以接收节点q2[n]的电压。晶体管t9的第一端耦接节点q2[n]，晶体管t9的控制端耦接晶体管t7的第二端及晶体管t8的第一端。晶体管t10的第一端耦接晶体管t9的第二端，晶体管t10的第二端耦接低电压vss，晶体管t10的控制端耦接晶体管t7的第二端、晶体管t8的第一端及晶体管t9的控制端。晶体管t11的第一端耦接输出端，晶体管t11的第二端耦接晶体管t9的第二端及晶体管t10的第一端，晶体管t11的控制端耦接晶体管t7的第二端、晶体管t8的第一端、晶体管t9的控制端及晶体管t10的控制端。晶体管t12的第一端耦接高电压vddh，晶体管t12的第二端耦接晶体管t9的第二端、晶体管t10的第一端及晶体管t11的第二端，晶体管t12的控制端耦接节点q2[n]，用以接收节点q2[n]的电压。稳压电路126b根据节点q2[n]的电压维持输出信号s[n]。

上拉电路126c包含晶体管t5、节点q2[n]及电容c1。晶体管t5包含第一端、第二端及控制端，晶体管t5的第一端耦接高电压vdd，晶体管t5的第二端耦接输出端，晶体管t5的控制端耦接节点q2[n]。电容c1耦接节点q2[n]、晶体管t5的控制端及输出端。上拉电路126c根据节点q2[n]的电压输出高电压vdd到输出端。

下拉电路126d包含晶体管t6，晶体管t6包含第一端、第二端及控制端，晶体管t6的第一端耦接输出端及晶体管t5的第二端，晶体管t6的第二端耦接低电压vss，晶体管t6的控制端用以接收第二输入信号g2[n]。下拉电路126d根据第二输入信号g2[n]将低电压vss输出到输出端。

上述实施例中，脉冲产生电路126是以晶体管t1～t12作为开关元件，但本公开文件并不以此为限，于其他实施例中，脉冲产生电路126也可以采用其他具有相同功能的元件，本领域技术人员可以了解如何替换上述开关元件，不同的开关元件均在本公开文件范围之内。

应注意到，上述移位暂存电路122及脉冲产生电路126中的装置及元件的实现方式不以上述实施例所公开的为限，且连接关系亦不以上述实施例为限，凡足以令移位暂存电路122及脉冲产生电路126实现下述技术内容的连接方式与实现方式皆可运用于本公开。

请参考图6，图6示出对应于图5脉冲产生电路的信号时序图。脉冲产生电路126操作于如图6所示的输入时间tp1、致能时间tp2、下拉时间tp3及重置时间tp4区间中，于此实施例中，vgh及vdd用来表示高电压，vss表示低电压。例如，vddh为25伏特，vdd为15伏特，vh为vddh-vth(晶体管t1的临界电压)，vss为-10伏特。以下将详细说明于各个时间中脉冲产生电路126的操作方式。

请同时参考图6及图7，图7示出根据本公开文件的一实施例的脉冲产生电路于输入时间区间的操作示意图。图7中箭号表示电路导通的方向，以叉号表示晶体管关闭，图8～图10有相同的标示以下不再赘述。在输入时间tp1时，第一输入信号g1[n]为高电压vgh，第二输入信号g2[n]为低电压vgl。晶体管t1的控制端接收第一输入信号g1[n]，因此晶体管t1会导通，将高电压vddh导通到节点q2[n]，使得节点q2[n]为高电压。节点q2[n]的高电压使电容c3充电，晶体管t5因为节点q2[n]而导通，将高电压vdd导通到输出端，此时输出信号s[n]为高电压，如图6所示。此时，由于第二输入信号g2[n]为低电压，使得晶体管t2及晶体管t4关闭，节点q2[n]的高电压使得晶体管t3导通，将高电压vddh导通到晶体管t2及晶体管t4的第二端(例如是源极)，降低晶体管t2及晶体管t4的控制端与第二端的电压差vgs(gate-to-sourcevoltages)。由于晶体管的漏电流与vgs电压成正比，利用晶体管t2～t4的叠接架构，控制叠接架构中晶体管t2及晶体管t4的vgs使晶体管t2及晶体管t4的漏电流下降，如此改善了节点q2[n]向晶体管t2及晶体管t4漏电的情况。

第二输入信号g2[n]为低电压，使晶体管t7关闭，节点q2[n]的高电压使晶体管t8导通，将低电压vss导通到晶体管t9、晶体管t10及晶体管t11的控制端，使晶体管t9、晶体管t10及晶体管t11都关闭。节点q2[n]的高电压使晶体管t12导通，与晶体管t2、晶体管t3及晶体管t4的操作相似，利用晶体管t9、晶体管t10及晶体管t12的叠接架构，晶体管t12将高电压vddh导通到晶体管t9及晶体管t10的第二端，使得晶体管t9及晶体管t10的vgs降低，限制了节点q2[n]向晶体管t9及晶体管t10漏电的情况。

请同时参考图6及图8，图8示出根据本公开文件的一实施例的脉冲产生电路于致能时间区间的操作示意图。在致能时间tp2时，第一输入信号g1[n]为低电压，使晶体管t1关闭。第二输入信号g2[n]与在输入时间tp1时一样为低电压，使晶体管t2、晶体管t4、晶体管t6及晶体管t7关闭。节点q2[n]为高电压使晶体管t3、晶体管t8及晶体管t12导通。相同地，晶体管t2、晶体管t3及晶体管t4形成的叠接架构，利用降低晶体管t2及晶体管t4的vgs限制了晶体管t2及晶体管t4的漏电流，改善脉冲产生电路126在致能时间tp2时，节点q2[n]对于晶体管t2及晶体管t4路径的漏电状况。同样地，晶体管t9、晶体管t10及晶体管t12形成的叠接架构，降低晶体管t9及晶体管t10的vgs限制了晶体管t9及晶体管t10的漏电流，改善节点q2[n]对于晶体管t9及晶体管t10路径的漏电状况。当节点q2[n]维持在高电压时，晶体管t12会将高电压vddh导通到晶体管t11的第二端，降低晶体管t11的vgs，限制了晶体管t11的漏电流，使得输出信号s[n]维持在高电压时，限制了电压向晶体管t11的漏电状况，达到持续输出高电压的效果。

请同时参考图6及图9，图9示出根据本公开文件的一实施例的脉冲产生电路于下拉时间区间的操作示意图。在下拉时间tp3时，第一输入信号g1[n]为低电压，第二输入信号g2[n]为高电压。第一输入信号g1[n]为低电压使晶体管t1关闭，第二输入信号g2[n]为高电压使晶体管t2、晶体管t4、晶体管t6及晶体管t7导通。节点q2[n]的电压会因为晶体管t2、晶体管t4、晶体管t9及晶体管t10导通而变为接近低电压vss。此时晶体管t5、晶体管t8及晶体管t12关闭。晶体管t5关闭，晶体管t6的导通，使输出信号s[n]的电压下降到接近低电压vss。

请参考图10，图10示出根据本公开文件的一实施例的脉冲产生电路于重置时间区间的操作示意图。在重置时间tp4时，所有晶体管关闭，输出信号s[n]因为输出端的寄生电容(未绘出)而维持在低电压vss一段时间。

参照图5的实施例中的脉冲产生电路126，此实施例中节点q2[n]的准位(电平)是由两个移位暂存电路122及124所产生的第一输入信号g1[n]及第二输入信号g2[n]所决定，又因为脉冲产生电路126中的晶体管叠接架构，可以避免节点q2[n]的准位因漏电流而下降，所以能够保持输出信号s[n]为高电位。

综上所述，脉冲产生电路根据不同的输入信号而有不同操作模式，于致能时间内利用稳压电路的叠接架构维持电压，使脉冲产生电路的输出端能够维持长时间输出高电位，延长电路操作时间，于下拉时间内利用多个路径放电，减少输出信号下降的时间。

本领域技术人员应当明白，在各个实施例中，各个电路单元可以由各种类型的数字或类比(模拟)电路实现，亦可分别由不同的集成电路芯片实现。各个元件亦可整合至单一的集成电路芯片。上述仅为例示，本公开内容并不以此为限。电子元件如电阻、电容、二极管、晶体管开关等等，皆可由各种适当的元件。举例来说，晶体管t1～t12可根据需求选用金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、双极性接面型晶体管(bipolarjunctiontransistor，bjt)或其他各种类型的晶体管实作。

虽然本公开内容已以实施方式公开如上，然其并非用以限定本公开内容，任何本领域技术人员，在不脱离本公开内容的构思和范围内，当可作各种变动与润饰，因此本公开内容的保护范围当视权利要求所界定者为准。