一种移位寄存电路和显示面板的制作方法

1.本发明实施例涉及显示技术领域，尤其涉及一种移位寄存电路和显示面板。


背景技术：

2.随着显示技术的发展，显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。移位寄存电路的可靠运行对显示面板的稳定显示起到了至关重要的作用。然而现有的移位寄存电路中的晶体管存在工作稳定性较差的问题，影响了显示面板的品质提升。


技术实现要素：

3.本发明实施例提供一种移位寄存电路和显示面板，以提高移位寄存电路的工作稳定性，提升显示面板的可靠性。
4.为实现上述技术目的，本发明实施例提供了如下技术方案：
5.一种移位寄存电路，其特征在于，包括：第一节点、第二节点、第三节点、第四节点、第一时钟信号端、第二时钟信号端、第一电平电压端、第二电平电压端、移位输入信号端和移位输出信号端；
6.其中，第一时钟信号端接入第一时钟信号，第二时钟信号端接入第二时钟信号，第一电平电压端接入第一电平，第二电平电压端接入第二电平，移位输入信号端接入移位输入信号，移位输出信号端输出移位输出信号；
7.移位寄存电路还包括：
8.第一节点控制模块，用于响应移位输入信号的有效信号，将第一电平传输至第一节点；或者响应移位输入信号，将第二时钟信号的有效信号传输至第一节点；
9.第二节点控制模块，用于响应第一节点的有效信号，将第二电平传输至第二节点；
10.第三节点控制模块，用于响应第二时钟信号的有效信号，将移位输入信号传输至第三节点；
11.第四节点控制模块，用于响应第三节点的有效信号，将第一时钟信号传输至第四节点；
12.节点互控模块，用于响应第二节点的电位，将第一电平传输至第四节点；或者响应第四节点的电位，将第一电平传输至第二节点；
13.第一输出模块，用于响应第二节点的有效信号，将第一电平输出，以使移位输出信号为第一电平；
14.第二输出模块，用于响应第四节点的有效信号，将第二电平输出，以使移位输出信号为第二电平。
15.可选地，第一节点控制模块包括：
16.第一晶体管，第一晶体管的栅极与移位输入信号端电连接，第一晶体管的第一极与第一电平电压端电连接，第一晶体管的第二极与第一节点电连接；
17.第二晶体管，第二晶体管的栅极与移位输入信号端电连接，第二晶体管的第一极与第一节点电连接；
18.第三晶体管，第三晶体管的第一极与第二晶体管的第二极电连接，第三晶体管的栅极与第三晶体管的第二极均与第二时钟信号端电连接；
19.其中，第二晶体管与第一晶体管的沟道类型不同，第三晶体管与第一晶体管的沟道类型相同；
20.优选地，第一电平为高电平，第二电平为低电平；第一晶体管和第三晶体管均为p型晶体管，第二晶体管为n型晶体管；
21.或者，第一电平为低电平，第二电平为高电平；第一晶体管和第三晶体管均为n型晶体管，第二晶体管为p型晶体管。
22.可选地，第二节点控制模块包括：
23.第四晶体管，第四晶体管的栅极与第一节点电连接，第四晶体管的第一极与第二节点电连接，第四晶体管的第二极与第二电平电压端电连接；
24.优选地，第一电平为高电平，第二电平为低电平；第四晶体管为p型晶体管；
25.或者，第一电平为低电平，第二电平为高电平；第四晶体管为n型晶体管。
26.可选地，第三节点控制模块包括：
27.第五晶体管，第五晶体管的栅极与第二时钟信号端电连接，第五晶体管的第一极与移位输入信号端电连接，第五晶体管的第二极与第三节点电连接；
28.优选地，第一电平为高电平，第二电平为低电平；第五晶体管为p型晶体管；
29.或者，第一电平为低电平，第二电平为高电平；第五晶体管为n型晶体管。
30.可选地，第四节点控制模块包括：
31.第六晶体管，第六晶体管的栅极与第三节点电连接，第六晶体管的第一极与第一时钟信号端电连接，第六晶体管的第二极与第四节点电连接；
32.优选地，第一电平为高电平，第二电平为低电平；第六晶体管为p型晶体管；
33.或者，第一电平为低电平，第二电平为高电平；第六晶体管为n型晶体管。
34.可选地，第一输出模块包括：
35.第七晶体管，第七晶体管的栅极与第二节点电连接，第七晶体管的第一极与第一电平电压端电连接，第七晶体管的第二极与移位输出信号端电连接；
36.第二输出模块包括：
37.第八晶体管，第八晶体管的栅极与第四节点电连接，第八晶体管的第一极与移位输出信号端电连接，第八晶体管的第二极与第二电平电压端电连接；
38.其中，第八晶体管与第七晶体管的沟道类型相同；
39.优选地，第一电平为高电平，第二电平为低电平；第七晶体管和第八晶体管均为p型晶体管；
40.或者，第一电平为低电平，第二电平为高电平；第七晶体管和第八晶体管均为n型晶体管。
41.可选地，移位寄存电路还包括：
42.第三输出模块，用于响应第二节点的电位，将第二电平输出，以使移位输出信号为第二电平。
43.可选地，第三输出模块包括：
44.第九晶体管，第九晶体管的栅极与第二节点电连接，第九晶体管的第一极与第二电平电压端电连接，第九晶体管的第二极与移位输出信号端电连接；
45.其中，第九晶体管与第七晶体管的沟道类型不同；
46.优选地，第一电平为高电平，第二电平为低电平；第九晶体管为n型晶体管；
47.或者，第一电平为低电平，第二电平为高电平；第九晶体管为p型晶体管。
48.可选地，节点互控模块包括：
49.第十晶体管，第十晶体管的栅极与第四节点电连接，第十晶体管的第一极与第一电平电压端电连接，第十晶体管的第二极与第二节点电连接；
50.第十一晶体管，第十一晶体管的栅极与第二节点电连接，第十一晶体管的第一极与第一电平电压端电连接，第十一晶体管的第二极与第四节点电连接；
51.优选地，第一电平为高电平，第二电平为低电平；第十晶体管和第十一晶体管均为p型晶体管；
52.或者，第一电平为低电平，第二电平为高电平；第十晶体管和第十一晶体管均为n型晶体管。
53.相应地，本发明还提供了一种显示装置，包括多个级联连接的移位寄存电路，移位寄存电路为如本发明任意实施例所述的移位寄存电路。
54.本发明实施例提供的移位寄存电路，输出的信号在进行高低电平切换时无延迟，改善了输出信号进行高低电位切换时，需要较长的切换时间带来的移位寄存电路工作不稳定的问题，提升了移位寄存电路的稳定性，提升了显示面板的显示画质。且本发明实施例提供的电路结构简单，易于实现。
附图说明
55.图1为现有的一种移位寄存电路的结构示意图；
56.图2为图1所示移位寄存电路的时序示意图；
57.图3为本发明实施例提供的一种移位寄存电路的结构示意图；
58.图4为本发明实施例提供的一种移位寄存电路的时序示意图；
59.图5为本发明实施例提供的另一种移位寄存电路的结构示意图；
60.图6为本发明实施例提供的又一种移位寄存电路的结构示意图；
61.图7为本发明实施例提供的又一种移位寄存电路的结构示意图；
62.图8～图15为本发明实施例提供的一种移位寄存电路在各阶段的开关状态以及对应的时序示意图；
63.图16为本发明实施例提供的又一种移位寄存电路的结构示意图；
64.图17为本发明实施例提供的另一种移位寄存电路的时序示意图。
具体实施方式
65.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
66.正如背景技术所述，现有的移位寄存电路存在工作稳定性较差的问题，影响了显示面板的品质提升。经发明人研究发现，移位寄存电路的稳定性较差的原因如下。
67.图1为现有的一种移位寄存电路的结构示意图。参见图1，现有的移位寄存电路采用主动器件(晶体管)结合被动器件(电容)的10t3c结构，具体包括：晶体管m1
‑
晶体管m10、电容c1
‑
电容c3，输入信号端接入第n级输入信号em[n]'，输出信号端输出第n+1级输出信号em[n+1]'，第一时钟信号端接入第一时钟信号clk1，第二时钟信号端接入第二时钟信号clk2，各器件的连接关系如图1所示。
[0068]
图2为图1所示移位寄存电路的时序示意图。参见图1和图2，晶体管m1
‑
晶体管m10均为p型晶体管。在第n级输入信号em[n]'由高电平转换为低电平的第一个阶段jd1，第二时钟信号clk2为低电平，第一时钟信号clk1为高电平。晶体管m1导通，将第n级输入信号em[n]'的低电平传输至晶体管m10的栅极，控制晶体管m10导通。由于晶体管m1和晶体管m10均为p型晶体管，其输出电压被抬升一个阈值电压|vth|。其中，晶体管m1输出的低电平信号被抬升后，使得晶体管m10的栅极电位不够低，晶体管m10不能完全导通。晶体管m10在未完全导通的情况下，其输出电压进一步被抬升。因此，在阶段jd1，晶体管m10输出的第n+1级输出信号em[n+1]'的电压高于vgl'+|vth|。在下一个阶段jd2，当第一时钟信号clk1由高电平切换为低电平，晶体管m10的栅极电位在电容c1的耦合下进一步降低，使得晶体管m10完全导通，输出低电平信号vgl'。由此可见，第n+1级输出信号em[n+1]'在切换为低电位切时，存在1个时钟周期延迟，影响了移位寄存电路的工作稳定性。
[0069]
有鉴于此，本发明实施例提供了一种移位寄存电路，该移位寄存电路可应用于显示面板中，为像素电路提供扫描信号或者发光控制信号等。图3为本发明实施例提供的一种移位寄存电路的结构示意图。参见图3，该移位寄存电路包括：第一节点n1、第二节点n2、第三节点n3、第四节点n4、第一时钟信号端、第二时钟信号端、第一电平电压端、第二电平电压端、移位输入信号端和移位输出信号端。其中，第一时钟信号端接入第一时钟信号ck，第二时钟信号端接入第二时钟信号xck，第一电平电压端接入第一电平vgh，第二电平电压端接入第二电平vgl，移位输入信号端接入移位输入信号em[n]，移位输出信号端输出移位输出信号em[n+1]。
[0070]
移位寄存电路还包括：第一节点控制模块100、第二节点控制模块200、第三节点控制模块300、第四节点控制模块400、节点互控模块500、第一输出模块600和第二输出模块700。其中，第一节点控制模块100用于响应移位输入信号em[n]的有效信号，将第一电平vgh传输至第一节点n1；或者响应移位输入信号em[n]，将第二时钟信号xck的有效信号传输至第一节点n1；第二节点控制模块200用于响应第一节点n1的有效信号，将第二电平vgl传输至第二节点n2；第三节点控制模块300用于响应第二时钟信号xck的有效信号，将移位输入信号em[n]传输至第三节点n3；第四节点控制模块400用于响应第三节点n3的有效信号，将第一时钟信号ck传输至第四节点n4；节点互控模块500用于响应第二节点n2的电位，将第一电平vgh传输至第四节点n4；或者响应第四节点n4的电位，将第一电平vgh传输至第二节点n2；第一输出模块600用于响应第二节点n2的有效信号，将第一电平vgh输出，以使移位输出信号em[n+1]为第一电平vgh；第二输出模块700用于响应第四节点n4的有效信号，将第二电平vgl输出，以使移位输出信号em[n+1]为第二电平vgl。
[0071]
图4为本发明实施例提供的一种移位寄存电路的时序示意图。参见图4，示例性地，
第一时钟信号端和第二时钟信号端交替输出低电平，第一电平电压端为高电平，第二电平电压端为低电平，各时钟信号、各节点和移位输入信号的有效信号为低电平。移位寄存电路包括第一阶段p1、第二阶段p2、第三阶段p3和第四阶段p4等阶段。
[0072]
在第一阶段p1，第一节点控制模块100在第二时钟信号xck的控制下断开，第一节点n1的电位保持前一阶段的高电平。第二节点控制模块在第一节点n1的控制下断开，第二节点n2的电位保持前一阶段的高电平，第一输出模块600在第二节点n2的控制下断开。第三节点控制模块300在第二时钟信号xck的控制下断开，第三节点n3的电位保持低电平。第四节点控制模块400响应第三节点n3的低电平，将低电平的第一时钟信号ck传输至第四节点n4，同时，由于第四节点控制模块400中的晶体管自身存在寄生电容，在第一时钟信号ck由高电平切换为低电平时，第三节点n3的电位耦合变低，在第一时钟信号ck由低电平切换为高电平时，第三节点n3的电位耦合变高。第二输出模块700响应第四节点n4的低电平，将第二电平电压端的低电平传输至移位输出信号端。
[0073]
在第二阶段p2，第三节点控制模块300在第二时钟信号xck的控制下导通，将高电平的移位输入信号em[n]传输至第三节点n3，第三节点n3的电位为高电平，第四节点控制模块400在第三节点n3的控制下断开，第四节点n4的电位保持前一阶段的高电平，第二输出模块700在第四节点n4的控制下断开。第一节点控制模块100在移位输入信号em[n]的控制下导通，将低电平的第二时钟信号xck传输至第一节点n1，第二节点控制模块200响应第一节点n1的低电平，将第二电平电压端的低电平传输至第二节点n2，第一输出模块600响应第二节点n2的低电平，将第一电平电压端的高电平传输至移位输出信号端。
[0074]
在第三阶段p3，第三节点控制模块300在第二时钟信号xck的控制下导通，将低电平的移位输入信号em[n]传输至第三节点n3，第四节点控制模块400响应第三节点n3的低电平，将高电平的第一时钟信号ck传输至第四节点n4，第二输出模块700在第四节点n4的控制下断开。第一节点控制模块100在移位输入信号em[n]的控制下导通，将第一电平vgh传输至第一节点n1，第二节点控制模块200在第一节点n1的控制下断开，第二节点n2的电位保持前一阶段的低电平，第一输出模块600响应第二节点n2的低电平，将第一电平电压端的高电平传输至移位输出信号端。
[0075]
在第四阶段p4，第一节点控制模块100在移位输入信号em[n]的控制下导通，将第一电平电压端的高电平传输至第一节点n1，第二节点控制模块200在第一节点n1的控制下断开。第三节点控制模块300在第二时钟信号xck的控制下导通，将低电平的移位输入信号em[n]传输至第三节点n3，第四节点控制模块400响应第三节点n3的低电平，将低电平的第一时钟信号ck传输至第四节点n4，节点互控模块500响应第四节点n4的低电平，将第一电平vgh传输至第二节点n2，第二节点n2的电位为高电平，第一输出模块600在第二节点n2的控制下断开，第二输出模块700响应第四节点n4的低电平，将第二电平电压端的低电平传输至移位输出信号端。通过上述分析可知，移位输出信号端输出的信号在进行高电位转低电位时无延迟，不需1个时钟周期时间，可提高移位寄存电路的工作稳定性。
[0076]
综上所述，本发明实施例改善了输出信号进行高低电位切换时，需要较长的切换时间带来的移位寄存电路工作不稳定的问题，提升了移位寄存电路的稳定性，提升了显示面板的显示画质。且本发明实施例提供的电路结构简单，易于实现。
[0077]
图5为本发明实施例提供的另一种移位寄存电路的结构示意图。参见图5，在上述
实施例的基础上，对每个模块的具体结构进行细化。
[0078]
在本发明的一种实施方式中，可选地，第一节点控制模块100包括：第一晶体管m1、第二晶体管t1和第三晶体管t3。其中，第一晶体管m1的栅极与移位输入信号端电连接，第一晶体管m1的第一极与第一电平电压端电连接，第一晶体管m1的第二极与第一节点n1电连接；第二晶体管t1的栅极与移位输入信号端电连接，第二晶体管t1的第一极与第一节点n1电连接；第三晶体管t3的第一极与第二晶体管t1的第二极电连接，第三晶体管t3的栅极与第三晶体管t3的第二极均与第二时钟信号端电连接。第二晶体管t1与第一晶体管m1的沟道类型不同，第三晶体管t3与第一晶体管m1的沟道类型相同。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第一晶体管m1和第三晶体管t3均为p型晶体管，第二晶体管t2为n型晶体管。第一节点控制模块100中设置的晶体管数量较少，电路结构简单，易于实现；并且，通过三个晶体管的共同作用实现了传输第一电平vgh或者第二时钟信号xck的有效信号至第一节点n1。
[0079]
继续参见图5，在本发明的一种实施方式中，可选地，第二节点控制模块200包括第四晶体管t4，第四晶体管t4的栅极与第一节点n1电连接，第四晶体管t4的第一极与第二节点n2电连接，第四晶体管t4的第二极与第二电平电压端电连接。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第四晶体管t4为p型晶体管。第二节点控制模块200设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管即实现了传输第二电平至第二节点n2。
[0080]
继续参见图5，在本发明的一种实施方式中，可选地，第三节点控制模块300包括第五晶体管t5，第五晶体管t5的栅极与第二时钟信号端电连接，第五晶体管t5的第一极与移位输入信号端电连接，第五晶体管t5的第二极与第三节点n3电连接。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第五晶体管t5为p型晶体管。第三节点控制模块300设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管实现了传输移位输入信号至第三节点n3。
[0081]
继续参见图5，在本发明的一种实施方式中，可选地，第四节点控制模块400包括第六晶体管t6，第六晶体管t6的栅极与第三节点n3电连接，第六晶体管t6的第一极与第一时钟信号端电连接，第六晶体管t6的第二极与第四节点n4电连接。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第六晶体管为p型晶体管。第四节点控制模块400设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管实现了传输第一时钟信号至第四节点n4。
[0082]
继续参见图5，在本发明的一种实施方式中，可选地，节点互控模块500包括第十晶体管t10和第十一晶体管t11。其中，第十晶体管t10的栅极与第四节点n4电连接，第十晶体管t10的第一极与第一电平电压端电连接，第十晶体管t10的第二极与第二节点n2电连接；第十一晶体管t11的栅极与第二节点n2电连接，第十一晶体管t11的第一极与第一电平电压端电连接，第十一晶体管t11的第二极与第四节点n4电连接。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第十晶体管t10和第十一晶体管t11均为p型晶体管。节点互控模块500中设置两个晶体管，电路结构简单，易于实现；并且，通过两个晶体管的共同作用实现了初始第一电平信号至第四节点n4或者传输第一电平信号至第二节点n2。
[0083]
继续参见图5，在本发明的一种实施方式中，可选地，第一输出模块600包括第七晶
体管t7，第七晶体管t7的栅极与第二节点n2电连接，第七晶体管t7的第一极与第一电平电压端电连接，第七晶体管t7的第二极与移位输出信号端电连接。第一输出模块600设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管实现了第一电平的输出。
[0084]
继续参见图5，在本发明的一种实施方式中，可选地，第二输出模块700包括第八晶体管t8，第八晶体管t8的栅极与第四节点n4电连接，第八晶体管t8的第一极与移位输出信号端电连接，第八晶体管t8的第二极与第二电平电压端电连接。其中，第八晶体管t8与第七晶体管t7的沟道类型相同。图5示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第七晶体管t7和第八晶体管t8均为p型晶体管。第二输出模块700设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管实现了第二电平的输出。
[0085]
图6为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图6，在上述实施例的基础上，可选地，移位寄存电路还包括第三输出模块800。第三输出模块800用于响应第二节点n2的电位，将第二电平vgl输出，以使移位输出信号em[n+1]为第二电平vgl。第三输出模块800能够响应第二节点n2的电位，输出第二电平vgl，以在与第二输出模块700输出的电平为vgl+|vth|时，保证移位输出信号em[n+1]为第二电平vgl。与第二输出模块700由第四节点n4控制不同，第三输出模块800由第二节点n2控制，因此，第二输出模块700和第三输出模块800的导通电平不同，第三输出模块800输出的第二电平vgl不受阈值电压的影响。
[0086]
图7为本发明实施例提供的又一种移位寄存电路的结构示意图。参见图7，在一种实施方式中，可选地，第三输出模块800包括第九晶体管t9，第九晶体管t9的栅极与第二节点n2电连接，第九晶体管t9的第一极与第二电平电压端电连接，第九晶体管t9的第二极与移位输出信号端电连接。其中，第九晶体管t9与第七晶体管t7的沟道类型不同。图7示例性地，第一电平vgh为高电平，第二电平vgl为低电平；第七晶体管t7和第八晶体管t8均为p型晶体管，第九晶体管t9为n型晶体管。与p型晶体管传输低电平受阈值电压影响不同，n型晶体管在传输低电平时，不受阈值电压影响。因此，本发明实施例设置第九晶体管t9能够进一步改善输出信号的低电平延迟，提升移位寄存电路的工作稳定性。以及，第三输出模块800设置一个晶体管，电路结构简单，易于实现；并且，通过一个晶体管实现了第二电平的输出。
[0087]
图8～图15为本发明实施例提供的一种移位寄存电路在各阶段的开关状态以及对应的时序示意图。参见图8～图15，
“×”
表示晶体管断开，没有
“×”
表示晶体管导通。示例性地，第一时钟信号端和第二时钟信号端交替输出低电平，第二晶体管t2和第二晶体管t9的导通电平为高电平，其余晶体管的导通电平为低电平，第一电平电压端为高电平，第二电平电压端为低电平。移位寄存电路包括第一阶段p1、第二阶段p2、第三阶段p3和第四阶段p4等阶段。
[0088]
参见图8和图9，在第一阶段p1，移位寄存电路的移位输入信号端的信号为高电平的移位输入信号em[n]，第一时钟信号端的信号为低电平，第二时钟信号端的信号为高电平。第一晶体管t1在移位输入信号em[n]的控制下断开，第二晶体管t2在移位输入信号em[n]的控制下导通，第三晶体管t3在第二时钟信号xck的控制下断开，使得第一节点n1的电位保持前一阶段的高电位。第四晶体管t4在第一节点n1的控制下断开，第二节点n2的电位保持前一阶段的高电平，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下断开，第九晶体管t9在第二节点n2的控制下导通。第五晶体管t5在第二时钟信号xck的控制下断开，
使得第三节点n3的电位保持低电位，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将低电平的第一时钟信号ck传输至第四节点n4，第八晶体管t8在第四节点n4的控制下导通。同时，由于第六晶体管t6自身存在寄生电容，在第一时钟信号ck由高电平切换为低电平时，第三节点n3的电位耦合变低，在第一时钟信号ck由低电平切换为高电平时，第三节点n3的电位耦合变高。第八晶体管t8和第九晶体管t9同时将第二电平电压端的低电平传输至移位输出信号端，此时移位输出信号端的电位为低电平。
[0089]
参见图10和图11，在第二阶段p2，移位寄存电路的移位输入信号端的信号为高电平的移位输入信号em[n]，第一时钟信号端的信号为高电平，第二时钟信号端的信号为低电平。第五晶体管t5在第二时钟信号xck的控制下导通，第五晶体管t5将移位输入信号端的高电平传输至第三节点n3，使得第三节点n3的电位为高电位，第六晶体管t6在第三节点n3的控制下断开，第四节点n4的电位保持前一阶段的高电位，第八晶体管t8和第十晶体管t10在第四节点n4的控制下断开。第二晶体管t2在移位输入信号em[n]的控制下导通，第三晶体管t3在第二时钟信号xck的控制下导通，第三晶体管t3和第二晶体管t2将第二时钟信号端的低电平传输至第一节点n1，使得第一节点n1的电位为低电位，第四晶体管t4在第一节点n1的控制下导通，第四晶体管t4将第二电平vgl传输至第二节点n2，使得第二节点n2的电位为低电位，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下导通，第九晶体管t9在第二节点n2的控制下断开。第七晶体管t7将第一电平电压端的高电平传输至移位输出信号端，此时移位输出信号端的电位为高电平。
[0090]
参见图12和图13，在第三阶段p3，移位寄存电路的移位输入信号端的信号为低电平的移位输入信号em[n]，第一时钟信号端的信号为高电平，第二时钟信号端的信号为低电平。第五晶体管t5在第二时钟信号xck的控制下导通，第五晶体管t5将移位输入信号端的低电平传输至第三节点n3，使得第三节点n3的电位为低电平，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将第一时钟信号端的高电平传输至第四节点n4，使得第四节点n4的电位为高电平，第八晶体管t8和第十晶体管t10在第四节点n4的控制下断开。第一晶体管t1在移位输入信号em[n]的控制下导通，第二晶体管t2在移位输入信号em[n]的控制下断开，第一晶体管t1将第一电平vgh传输至第一节点n1，使得第一节点n1的电位为高电位，第四晶体管t4在第一节点n1的控制下断开，第二节点n2的电位保持前一阶段的低电位，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下导通，第九晶体管t9在第二节点n2的控制下断开，第七晶体管t7将第一电平电压端的高电平传输至移位输出信号端，此时移位输出信号端的电位为高电平。
[0091]
参见图14和图15，在第四阶段p4，移位寄存电路的移位输入信号端的信号为低电平的移位输入信号em[n]，第一时钟信号端的信号为低电平，第二时钟信号端的信号为高电平。第一晶体管t1在移位输入信号em[n]的控制下导通，第二晶体管t2在移位输入信号em[n]的控制下断开，第一晶体管t1将第一电平vgh传输至第一节点n1，使得第一节点n1的电位为高电位，第四晶体管t4在第一节点n1的控制下断开。第五晶体管t5在第二时钟信号xck的控制下断开，使得第三节点n3的电位保持低电位，由于第一时钟信号端的信号为低电平，使得第三节点n3的电位会降至更低的电位(如电位小于vgl
‑
|vth|)，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将第一时钟信号端的低电平传输至第四节点n4，使得第四节点n4的电位为低电位，第八晶体管t8和第十晶体管t10在第四节点n4的控制下导通，
第十晶体管t10将第一电平vgh传输至第二节点n2，第七晶体管t7和第十一晶体管t11在第二节点n2下断开，第八晶体管t8和第九晶体管t9同时将第二电平电压端的低电平传输至移位输出信号端，此时移位输出信号端的电位为低电平。后续阶段亦与前面阶段类似，移位输出信号端的电位均为低电平，不再赘述。
[0092]
需要说明的是，在上述各实施例中，以第二晶体管t2和第九晶体管t9为n型晶体管，其余晶体管均为p型晶体管进行了说明，并非对本发明的限定。在其他实施例中，还可以是第二晶体管t2和第九晶体管t9为p型晶体管，其余晶体管均为n型晶体管。
[0093]
图16为本发明实施例提供的又一种移位寄存电路的结构示意图，图17为本发明实施例提供的另一种移位寄存电路的时序示意图。参见图16和图17，示例性地，第一时钟信号端和第二时钟信号端交替输出高电平，第二晶体管t2和第二晶体管t9的导通电平为低电平，其余晶体管的导通电平为高电平，第一电平电压端为低电平，第二电平电压端为高电平，各时钟信号、各节点和移位输入信号的有效信号为高电平。移位寄存电路包括第一阶段p1'、第二阶段p2'、第三阶段p3'和第四阶段p4'等阶段。
[0094]
继续参见图16和图17，在第一阶段p1'，第一晶体管t1在移位输入信号em[n]的控制下断开，第二晶体管t2在移位输入信号em[n]的控制下导通，第三晶体管t3在第二时钟信号xck的控制下断开，第一节点n1的电位保持前一阶段的低电位，第四晶体管t4在第一节点n1的控制下断开。第五晶体管t5在第二时钟信号xck的控制下断开，第三节点n3的电位保持高电位，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将高电平的第一时钟信号ck传输至第四节点n4，第四节点n4的电位为高电位，第八晶体管t8和第十晶体管t10在第四节点n4的控制下导通，第十晶体管t10将第一电平vgl传输至第二节点n2，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下断开，第九晶体管t9在第二节点n2的控制下导通。第八晶体管t8和第九晶体管t9同时将第二电平电压端的高电平传输至移位输出信号端，此时移位输出信号端的电位为高电平。
[0095]
在第二阶段p2'，第五晶体管t5在第二时钟信号xck的控制下导通，第五晶体管t5将位输入信号端的低电平传输至第三节点n3，第三节点n3的电位为低电位，第六晶体管t6在第三节点n3的控制下断开，第四节点n4的电位保持前一阶段的低电位，第八晶体管t8和第十晶体管t10在第四节点n4的控制下断开。第二晶体管t2在移位输入信号em[n]的控制下导通，第三晶体管t3在第二时钟信号xck的控制下导通，第三晶体管t3和第二晶体管t2将第二时钟信号端的高电平传输至第一节点n1，第一节点n1的电位为高电位，第四晶体管t4在第一节点n1的控制下导通，第四晶体管t4将第二电平vgl传输至第二节点n2，第二节点n2的电位为高电位，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下导通，第九晶体管t9在第二节点n2的控制下断开。第七晶体管t7将第一电平电压端的低电平传输至移位输出信号端。
[0096]
在第三阶段p3'，第五晶体管t5在第二时钟信号xck的控制下导通，第五晶体管t5将移位输入信号端的高电平传输至第三节点n3，第三节点n3的电位为高电平，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将第一时钟信号端的低电平传输至第四节点n4，第八晶体管t8和第十晶体管t10在第四节点n4的控制下断开。第一晶体管t1在移位输入信号em[n]的控制下导通，第二晶体管t2在移位输入信号em[n]的控制下断开，第一晶体管t1将第一电平vgl传输至第一节点n1，使得第一节点n1的电位为低电位，第四晶体管t4在第
一节点n1的控制下断开，第二节点n2的电位保持前一阶段的高电位，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下导通，第九晶体管t9在第二节点n2的控制下断开，第七晶体管t7将第一电平电压端的低电平传输至移位输出信号端。
[0097]
在第四阶段p4'，第一晶体管t1在移位输入信号em[n]的控制下导通，第二晶体管t2在移位输入信号em[n]的控制下断开，第一晶体管t1将第一电平vgl传输至第一节点n1，第一节点n1的电位为低电位，第四晶体管t4在第一节点n1的控制下断开。第五晶体管t5在第二时钟信号xck的控制下断开，使得第三节点n3的电位保持高电位，第六晶体管t6在第三节点n3的控制下导通，第六晶体管t6将第一时钟信号端的高电平传输至第四节点n4，第四节点n4的电位为高电位，第八晶体管t8和第十晶体管t10在第四节点n4的控制下导通，第十晶体管t10将第一电平vgh传输至第二节点n2，第七晶体管t7和第十一晶体管t11在第二节点n2的控制下断开，第八晶体管t8和第九晶体管t9同时将第二电平电压端的高电平传输至移位输出信号端。后续阶段亦与前面阶段类似，移位输出信号端的电位均为高电平，不再赘述。
[0098]
本发明实施例还提供了一种显示面板，示例性地，显示面板为有机发光二极管显示面板(organic light
‑
emitting diode，oled)、液晶显示面板(liquid crystal display，lcd)、微发光二极管显示面板(micro light emitting diode，micro led)、电泳显示面板(electrophoresis display，epd)或量子点发光二极管(quantum dot light emitting diodes，qled)。该显示面板包括：多个级联连接的移位寄存电路，移位寄存电路为如本发明任意实施例所提供的移位寄存电路，具备相应的有益效果。
[0099]
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。