移位寄存器电路的制作方法
【技术领域】
[0001]本发明涉及显示领域，尤其涉及一种移位寄存电路。
【背景技术】
[0002]栅极驱动器设置在阵列基板上(Gate Driver on Array, GOA)是液晶显示技术中一种高水平的设计。GOA的基本概念是将液晶显示面板的栅极驱动器(Gate Driver)集成在玻璃基板上，以形成对液晶显示面板的扫描驱动。在栅极驱动器的设计时，常常会用到移位寄存电路，现有移位寄存器电路的设计一般是采用COMS器件，以降低移位寄存器电路的功耗和提高所述移位寄存器电路的稳定性。然而，对于单型晶体管(比如N型晶体管)而言，还没有单型晶体管设计的移位寄存器电路。
【发明内容】
[0003]本发明提供一种一种移位寄存器电路，所述移位寄存器电路包括M级移位寄存子电路，第N级移位寄存子电路包括依次电连接的第N级控制信号输入端、时钟信号输出控制电路、缓冲器及第N级信号输出端，所述第N级控制信号输入端用于接收第N-1级移位寄存子电路的输出信号，所述时钟输出控制电路包括第一晶体管及第二晶体管，所述第一晶体管包括第一栅极、第一源极及第一漏极，所述第二栅极包括第二栅极、第二源极及第二漏极，所述第一栅极接收第一时钟信号，所述第一源极连接所述第N级控制信号输入端以接收第N-1级移位寄存子电路的输出信号，所述第一漏极通过一节点电连接所述第二栅极，所述第一晶体管在第一时钟信号的控制下将第N-1级移位寄存子电路的输出信号传输至所述节点，所述第二漏极接收第二时钟信号，所述第二晶体管在所述第N-1级移位寄存子电路的输出信号的控制下将第二时钟信号传输至第二源极，所述第二源极作为所述时钟信号输出控制电路的输出端电连接至所述缓冲器，所述缓冲器用于将所述第二源极输出的信号缓冲预设时间以得到第N级移位寄存子电路的输出信号并经由所述第N级信号输出端输出，其中，所述第一时钟信号与所述第二时钟信号均为矩形波信号，所述第一时钟信号的高电平与所述第二时钟信号的高电平不重合，所述第一时钟信号的占空比小于1，所述第二时钟信号的占空比小于I，M和N为自然数，且M大于或等于N。
[0004]其中，所述移位寄存器电路还包括第N+1级移位寄存子电路，所述第N+1级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收所述第一时钟信号。
[0005]其中，每级移位寄存子电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三源极及第三漏极，其中，所述第三栅极接收与所述第一晶体管的第一栅极相同的时钟信号，所述第三源极电连接所述第二漏极，所述第三漏极电连接所述第二源极。
[0006]其中，所述移位寄存器电路还包括第N+1级移位寄存子电路及第N+2级移位寄存子电路，所述第N+1级移位寄存子电路及所述第N+2级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路中的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路的第二晶体管的第二漏极接收第一时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号为矩形波，所述第三时钟信号的高电平与所述第一时钟信号的高电平不重合，且所述第三时钟信号的高电平与所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于I。
[0007]其中，所述移位寄存器电路还包括第N+1及移位寄存子电路、第N+2及移位寄存子电路和第N+3级移位寄存子电路，所述第N+1级移位寄存子电路、所述第N+2级移位寄存子电路及第N+3级移位寄存子电路包括和所述第N级移位寄存子电路相同的元件，所述第N+1级移位寄存子电路的第一晶体管的第一栅极接收所述第二时钟信号，所述第N+1级移位寄存子电路中的第二晶体管的第二漏极接收第三时钟信号，所述第N+1级移位寄存子电路的第三晶体管的第三栅极接收与所述第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+2级移位寄存子电路中的第一晶体管的第一栅极接收第三时钟信号，所述第N+2级移位寄存子电路中的第二晶体管的第二漏极接收第四时钟信号，所述第N+2级移位寄存子电路的第三晶体管的第三栅极接收与第N+1级移位寄存子电路中的第一晶体管的第一栅极相同的时钟信号；所述第N+3级移位寄存子电路中的第一晶体管的第一栅极接收第四时钟信号，所述第N+3级移位寄存子电路中的第二晶体管的第二漏极接收第一时钟信号，所述第N+3级移位寄存子电路中的第三晶体管的第三栅极接收与所述第N+3级移位寄存子电路的第一晶体管的第一栅极相同的时钟信号，其中，所述第三时钟信号及所述第四时钟信号为矩形波信号，所述第三时钟信号的高电平与所述第四时钟信号的高电平不重合，且所述第三时钟信号及所述第四时钟信号的高电平与所述第一时钟信号的高电平及所述第二时钟信号的高电平不重合，且所述第三时钟信号的占空比小于1，所述第四时钟信号的占空比小于I。
[0008]其中，所述第一时钟信号的占空比、所述第二时钟信号的占空比、所述第三时钟信号的占空比及所述第四时钟信号的占空比为1/3。
[0009]其中，当N等于一时，所述第一级控制信号输入端接收一移位寄存器启动信号，其中，所述移位寄存器启动信号用于控制所述第一级移位寄存子电路的第一晶体管开启，其中，所述移位寄存器启动信号为一持续时间为第一预设时间的高电平信号。
[0010]其中，所述缓冲器包括依次串联的第一反相器和第二反相器，所述第一反相器的输入端连接所述第二源极，所述第二反相器的输出端连接所述第N级信号输出端。
[0011]其中，所述移位寄存器电路的缓冲器还包括第三反相器，所述第三反相器的输入端电连接所述第一反相器与所述第二反相器之间的节点，所述第三反相器的输出端电连接至一级间传递节点，自所述第三反相器的输出端输出的信号经由所述级间传递节点传输至下一级移位寄存子电路。
[0012]其中，所述第一反相器包括第一主晶体管(T51)、第二主晶体管(T52)、第三主晶体管(T53)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第一主晶体管(T51)、所述第二主晶体管(T52)、所述第三主晶体管(T53)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第一主晶体管(T51)的栅极和源极均连接至一高电平信号端，用于接收一高电平信号，所述第一主晶体管(T51)的漏极连接所述第二主晶体管(T52)的栅极，所述第二主晶体管(T52)的源极电连接至所述高电平信号端，所述第二主晶体管(T52)的漏极连接所述第一反相器的输出端，所述第三主晶体管(T53)的栅极连接所述第一反相器的输入端)，所述第三主晶体管(T53)的源极电连接至所述第一主晶体管(T51)的漏极，所述第三主晶体管(T53)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四主晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体管(T62)的源极电连接至所述高电平信号端，所述第二辅晶体管(T62)的漏极电连接至所述第四主晶体管(T54)的漏极，所述第三辅晶体管(T63)的栅极电连接至所述第一反相器的输入端，所述第三辅晶体管(T63)的源极电连接所述第一辅晶体管(T61)的漏极，所述第三辅晶体管(T63)的漏极电连接至一低电平信号端(VSS)，所述第四辅晶体管(T64)的栅极电连接至所述第一反相器的输入端，所述第四辅晶体管(T64)的源极电连接至所述第二辅晶体管(T62)的漏极，所述第四辅晶体管(T64)的漏极电连接至所述低电平信号端。
[0013]其中，所述第二反相器包括第一主晶体管(T71)、第二主晶体管(T72)、第三主晶体管(T73)、第四主晶体管(T74)、第一辅晶体管(T81)、第二辅晶体管(T82)、第三辅晶体管(T83)及第四辅晶体管(T84);第一主晶体管(T71)、第二主晶体管(T72)、第三主晶体管(T73)、第四主晶体管(T74)、第一辅晶体管(T81)、第二辅晶体管(T82)、第三辅晶体管(T83)及第四辅晶体管(T84)分别包括栅极、源极和漏极，所述第一主晶体管(T71)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第一主晶体管(T71)的漏极电连接所述第二主晶体管(T72)的栅极，所述第二主晶体管(T72)的源极电连接至所述高电平信信号端，所述第二主晶体管(T72)的漏极连接所述第二反相器的输出端132 (N)，所述第三主晶体管(T73)的栅极连接所述第一反相器的输出端，所述第三主晶体管(T73)的源极电连接至所述第一主晶体管(T71)的漏极，所述第三主晶体管(T73)的漏极电连接至所述第四主晶体管(T74)的漏极，所述第四主晶体管(T74)的栅极电连接至所述第一反相器的输出端，所述第四主晶体管(T74)的源极电连接至所述第二反相器的输出端，所述第四主晶体管(T74)的漏极电连接至所述第四辅晶体管(T84)的源极，所述第一辅晶体管(T81)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T81)的漏极电连接至所述第二辅晶体管(T82)的栅极，所述第二辅晶体管(T82)的源极电连接至所述高电平信号端，所述第二辅晶体管(T82)的漏极电连接至所述第四辅晶体管(T84)的源极，所述第三辅晶体管(T83)的栅极电连接至所述第一反相器的输出端，所述第三辅晶体管(T83)的源极电连接至所述第一辅晶体管(T81)的漏极，所述第三辅晶体管(T83)的漏极电连接至所述低电平信号端，所述第四辅晶体管(T84)的栅极电连接至所述第一反相器的输出端，所述第四辅晶体管(T84)的源极电连接至所述第二辅晶体管(T82)的漏极，所述第四辅晶体管(T84)的漏极电连接至所述低电平信号端。
[0014]其中，所述第三反相器包括第一主晶体管(T31)、第二主晶体管(T32)、第三主晶体管(T33)、第四主晶体管(T34)、第一辅晶体管(T41)、第二辅晶体管(T42)、第三辅晶体管(T43)及第四辅晶体管(T44)，所述第一主晶体管(T31)、第二主晶体管(T32)、第三主晶体管(T33)、第四主晶体管(T34)、第一辅晶体管(T41)、第二辅晶体管(T42)、第三辅晶体管(T43)及第四辅晶体管(T44)分别包括栅极、源极和漏极，所述第一主晶体管(T31)的栅极和源极均连接至所述高电平信号端，用于接收一高电平信号，所述第一主晶体管(T31)的漏极电连接所述第二主晶体管(T32)的栅极，所述第二主晶体管(T32)的源极电连接至所述高电平信信号端，所述第二主晶体管(T32)的漏极连接所述级间传递节点，所述第三主晶体管(T33)的栅极连接所述第一反相器的输出端，所述第三主晶体管(T33)的源极电连接至所述第一主晶体管(T31)的漏极，所述第三主晶体管(T33)的漏极电连接至所述第四主晶体管(T34)的漏极，所述第四主晶体管(T34)的栅极电连接至所述第一反相器的输出端，所述第四主晶体管(T34)的源极电连接至所述级间传递节点，所述第四主晶体管(T34)的漏极电连接至所述第四辅晶体管(T44)的源极，所述第一辅晶体管(T41)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T41)的漏极电连接至所述第二辅晶体管(T42)的栅极，所述第二辅晶体管(T42)的源极电连接至所述高电平信号端，所述第二辅晶体管(T42)的漏极电连接至所述第四辅晶体管T44的源极，所述第三辅晶体管(T43)的栅极电连接至所述第一反相器的输出端，所述第三辅晶体管(T43)的源极电连接至所述第一辅晶体管(T41)的漏极，所述第三辅晶体管(T43)的漏极电连接至一低电平信号端，所述第四辅晶体管(T44)的栅极电连接至所述第一反相器的输出端，所述第四辅晶体管(T44)的源极电连接至所述第二辅晶体管(T42)的漏极，所述第四辅晶体管(T44)的漏极电连接至所述低电平信号端。
[0015]其中，所述第一反相器中包括第二主晶体管(T52)、第四主晶体管(T54)、第一辅晶体管(T61)、第二辅晶体管(T62)、第三辅晶体管(T63)及第四辅晶体管(T64)，所述第二主晶体管(T52)、所述第四主晶体管(T54)、所述第一辅晶体管(T61)、所述第二辅晶体管(T62)、所述第三辅晶体管(T63)及所述第四辅晶体管(T64)分别包括栅极、源极和漏极，所述第二主晶体管(T52)的栅极电连接至所述第一辅晶体管(T61)的漏极，所述第二主晶体管(T52)的源极电连接至一高电平信号端，用于接收一高电平信号，所述第二主晶体管(T52)的漏极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的栅极电连接至所述第一反相器的输入端，所述第四晶体管(T54)的源极电连接至所述第一反相器的输出端，所述第四主晶体管(T54)的漏极电连接至所述第二辅晶体管(T62)的漏极，所述第一辅晶体管(T61)的栅极和源极电连接至所述高电平信号端，用于接收一高电平信号，所述第一辅晶体管(T61)的漏极电连接至所述第二辅晶体管(T62)的栅极，所述第二辅晶体