中第一转换模块的具体结构，在具体实施时，第一转换模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
[0075]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a至图3b所示，第二转换模块32具体可以包括:第三开关晶体管M3和第四开关晶体管M4 ;其中，
[0076]第三开关晶体管M3的栅极与第二电位转换端E2相连，源极与第二电源端VSS相连，漏极与电位转换电路3的第二输出端3g相连；
[0077]第四开关晶体管M4的栅极与第二电位转换端E2相连，源极与第二电源端VSS相连，漏极与电位转换电路3的第一输出端3f相连。
[0078]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a和图2b所示，第三开关晶体管M3和第四开关晶体管M4可以为P型开关晶体管；或者，如图3a和图3b所示，第三开关晶体管M3和第四开关晶体管M4也可以为N型开关晶体管，在此不作限定。
[0079]以上仅是举例说明像素结构中第二转换模块的具体结构，在具体实施时，第二转换模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
[0080]进一步地，在具体实施时，在本发明实施例提供的上述像素结构中，如图2b所示，第一开关晶体管Ml和第二开关晶体管M2为N型开关晶体管，且第三开关晶体管M3和第四开关晶体管M4为P型开关晶体管；或者，如图3b所不，第一开关晶体管Ml和第—■开关晶体管M2为P型开关晶体管，且第三开关晶体管M3和第四开关晶体管M4为N型开关晶体管。这样可以将第一电位转换端E1与第二电位转换端E2设置为同一信号端，这样可以减少信号线的数量，从而进一步提高像素区域的开口率。
[0081]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a至图3b所示，电压输入控制电路4包括:第五开关晶体管M5和第六开关晶体管M6 ;其中，
[0082]第五开关晶体管M5的栅极与充电控制端DC相连，源极与第一电源端VDD相连，漏极与电压输入控制电路4的第一输出端4b相连；
[0083]第六开关晶体管M6的栅极与发光控制端EM相连，源极与第一电源端VDD相连，漏极与电压输入控制电路4的第二输出端4c相连。
[0084]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a和图2b所示，第五开关晶体管M5可以为N型开关晶体管；或者，如图3a和图3b所示，第五开关晶体管M5也可以为P型开关晶体管，在此不作限定。
[0085]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a和图2b所示，第六开关晶体管M6可以为N型开关晶体管；或者，如图3a和图3b所示，第六开关晶体管M6也可以为P型开关晶体管，在此不作限定。
[0086]以上仅是举例说明像素结构中电压输入控制电路的具体结构，在具体实施时，电压输入控制电路的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
[0087]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a至图3b所示，数据写入模块21具体可以包括:第七开关晶体管M7 ;其中，
[0088]第七开关晶体管M7的栅极与扫描信号端Scan相连，源极与数据信号端Data相连，漏极与发光器件1_1的第一端相连。
[0089]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a和图2b所示，第七开关晶体管M7可以为N型开关晶体管；或者，如图3a和图3b所示，第七开关晶体管M7也可以为P型开关晶体管，在此不作限定。
[0090]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a至图3b所示，补偿控制模块22包括:第八开关晶体管M8和电容C ;其中，
[0091]第八开关晶体管M8的栅极与补偿控制端EC相连，源极与电压输入控制电路4的第二输出端4c相连，漏极与第一节点A相连；
[0092]电容C连接于第一节点A与第二节点B之间。
[0093]在具体实施时，在本发明实施例提供的上述像素结构中，如图2a和图2b所示，第八开关晶体管M8可以为N型开关晶体管；或者，如图3a和图3b所示，第八开关晶体管M8也可以为P型开关晶体管，在此不作限定。
[0094]进一步的，在具体实施时，P型开关晶体管在高电位作用下截止，在低电位作用下导通；N型开关晶体管在高电位作用下导通，在低电位作用下截止。
[0095]需要说明的是，在本发明实施例提供的上述像素结构中，驱动晶体管和开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例是以驱动晶体管和开关晶体管都为薄膜晶体管为例进行说明的。
[0096]下面以图2b和图3b所示的像素结构为例，结合电路时序图对本发明实施例提供的上述像素结构的工作过程作以描述。下述描述中以1表示高电位，0表示低电位，需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
[0097]实施例一、
[0098]以图2b所示的像素结构为例，其中，第三开关晶体管M3和第四开关晶体管M4均为P型开关晶体管，其余开关晶体管均为N型开关晶体管；以第二电源端的电压为0V为例，对应的输入输出时序图如图4a所示，包括:充电阶段T1、放电阶段T2、保持阶段T3和发光阶段T4四个阶段。
[0099]在充电阶段Tl，E1 = 1，EM = 0，DC = 1，EC = 0，Data = 0，Scan = 1。
[0100]第一开关晶体管Ml、第二开关晶体管M2、第五开关晶体管M5和第七开关晶体管M7均导通；第三开关晶体管M3、第四开关晶体管M4、第六开关晶体管M6和第八开关晶体管M8均截止。导通的第二开关晶体管M2将参考信号端Ref的电压V?f写入第二节点B，因此第二节点B的电压VB= V raf;导通的第五开关晶体管M5将第一电源端VDD的电压V dd写入第一节点A，因此第一节点A的电压VA= Vraf，电容C开始充电，驱动晶体管在第一节点的控制下导通；导通的第七开关晶体管M7将数据信号端Data的低电位的电压分别写入发光器件1_1的第一端，而导通的第一开关晶体管Ml将第一电源端VDD的电压Vdd写入发光器件1_1的第二端，因此发光器件1_1不发光。
[0101]在放电阶段T2，E1 = 1，EM = 0，DC = 0，EC = 1，Data = 1，Scan = 1。
[0102]第一开关晶体管Ml、第二开关晶体管M2、第七开关晶体管M7和第八开关晶体管M8均导通；第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5和第六开关晶体管M6均截止。导通的第二开关晶体管M2将参考信号端Ref的电压V?f写入第二节点B，第二节点B的电压VB= V ref,导通的第七开关晶体管M7将数据信号端Data的高电位的电压Vd-写入驱动晶体管M0的漏极；导通的第八开关晶体管M8使驱动晶体管M0变为二极管，二极管导通，电容C开始放电，直至第一节点A的电压变为Vdata+VtJ#二极管截止，电容停止放电，此时电容C两端的电压差为Vdata+Vth-Vrafl，从而在驱动晶体管M0的栅极处实现了驱动晶体管M0的阈值电压Vth的存储。
[0103]在保持阶段T3，E1 = 0，EM = 0，DC = 0，EC = 0，Data = 0，Scan = 0o
[0104]第三开关晶体管M3和第四开关晶体管M4均导通；第一开关晶体管M1、第二开关晶体管M2、第五开关晶体管M5、第六开关晶体管M6、第七开关晶体管M7和第八开关晶体管M8均截止。导通的第三开关晶体管M3将第二电源端V2的电压0写入发光器件1_1的第二端，驱动晶体管M0的源极无电压写入，因此发光器件1_1不发光；导通的第三开关晶体管M3将第二电源端V2的电压0写入第二节点B，即电容C的第二端c2，使电容C的第二端c2的电压由V?f变为0，根据电容电量守恒原理，为了保证第一电容C1的两端的电压差仍为Vdata+Vth-Vref,电容 C 的第一端 cl 的电压由 Vdata+Vth跳变为 V data+vth-v?f。
[0105]在发光阶段T4，E1 = 0，EM = 1，DC = 0，EC = 0，Data = 0，Scan = 0。
[0106]第三开关晶体管M3、第四开关晶体管M4和第六开关晶体管M6均导通；第一开关晶体管M1、第二开关晶体管M2、第五开关晶体管M5、第七开关晶体管M7和第八开关晶体管M8均截止。导通的第三开关晶体管M3将第二电源端V2的电压0写入发光器件1_1的第二端以及第二节点B，即电容C的第二端c2，使电容C的第二端c2的电压仍为0 ;导通的第六开关晶体管M6将第一电源端VDD的电压Vdd写入驱动晶体管M0的源极；由于驱动晶体管M0工作处于饱和状态，根据饱和状态电流特性可知，流过驱动晶体管M0且用于驱动发光器件1_1 发光的工作电流 I 满足公式= K(Vgs-Vth)2= K(V dat