像素驱动电路、显示基板和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，具体而言，涉及一种像素驱动电路、一种显示基板和一种显示装置。
【背景技术】
[0002]G0A(Gate on Array)技术可以有效提高像素驱动电路的集成度，其中一种像素驱动电路通过信号输出晶体管输出时钟信号，该信号输出晶体管的源极连接时钟信号端，当栅极输入高电平时，能够通过漏极将时钟信号导出。也即在正常工作状态下，当信号输出晶体管的栅极输入高电平时，可将信号输出晶体管开启，从而将时钟信号由漏极输出。
[0003]但是在信号输出晶体管的栅极输入低电平时，由于像素驱动电路中耦合电容的存在，时钟信号端的高电平信号会对信号输出晶体管的栅极造成影响，在信号输出晶体管的栅极形成耦合电压。特别是在高温工作条件下，信号输出晶体管的Vth(阈值电压)会发生漂移，使得信号输出晶体管在栅极电压较小时即可开启，导致信号输出晶体管的栅极受到时钟信号高电平的影响更严重，从而在信号输出晶体管的栅极输如低电平的阶段，出现高温 AD (Abnormal Display，显示不良)。
【发明内容】
[0004]本发明所要解决的技术问题是，降低时钟信号端高电平产生的耦合电压对信号输出晶体管的影响。
[0005]为此目的，本发明提出了一种像素驱动电路，包括:
[0006]信号输出晶体管和其他晶体管，所述信号输出晶体管源极的宽度小于所述其他晶体管源极的宽度，所述信号输出晶体管漏极的宽度大于所述其他晶体管漏极的宽度。
[0007]优选地，所述信号输出晶体管包括N个子晶体管，第η个子晶体管漏极的一端与第η-l个子晶体管漏极相连，另一端与第η+1个子晶体管漏极相连，1〈η〈Ν。
[0008]优选地，所述Ν个子晶体管中至少一个子晶体管的源极宽度小于所述其他晶体管的源极宽度，漏极的宽度大于所述其他晶体管漏极的宽度。
[0009]优选地，所述Ν个子晶体管中每个子晶体管的源极宽度小于所述其他晶体管的源极宽度，漏极的宽度大于所述其他晶体管漏极的宽度。
[0010]优选地，所述信号输出晶体管的宽度和其他晶体管的宽度相等，所述信号输出晶体管的长度与其他晶体管的长度相等。
[0011]优选地，所述信号输出晶体管的源极宽度比所述其他晶体管的源极宽度小0.3至
0.5微米。
[0012]优选地，所述信号输出晶体管漏极的宽度比所述其他晶体管漏极的宽度大0.3至
0.5微米。
[0013]优选地，上述电路还包括:第一信号输入端、第二信号输入端、第一时钟输入端、第二时钟输入端、重置输入端以及输出端，
[0014]第一晶体管，栅极和源极连接至第一信号输入端，漏极连接至所述信号输出晶体管的栅极；
[0015]第二晶体管，栅极连接至第二时钟输入端，源极连接至第一信号输入端，漏极连接至所述信号输出晶体管的栅极；
[0016]第三晶体管，栅极和源极连接至第二时钟输入端，漏极连接至第七晶体管的源极；
[0017]第四晶体管，栅极连接至第三晶体管的漏极，源极连接至第二时钟输入端，漏极连接至第八晶体管的源极；
[0018]第五晶体管，栅极连接至重置输入端，源极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端；
[0019]第六晶体管，栅极连接至第八晶体管的源极，源极连接至所述信号输出晶体管的栅极，栅极连接至第二信号输入端；
[0020]第七晶体管，栅极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端;
[0021]第八晶体管，栅极连接至所述信号输出晶体管的栅极，漏极连接至第二信号输入端;
[0022]第九晶体管，栅极连接至第二时钟输入端，源极连接至输出端，漏极连接至第二信号输入端；
[0023]第十晶体管，栅极连接至第八晶体管的源极，源极连接至输出端，漏极连接至第二信号输入端；
[0024]第十一晶体管，栅极连接至重置信号端，源极连接至输出端，漏极连接至第二信号输入端；
[0025]第一时钟输入端连接至所述信号输出晶体管的源极。
[0026]本发明还提出一种显示基板，包括上述任一项所述的像素驱动电路。
[0027]本发明还提出了一种显示装置，包括上述显示基板。
[0028]根据上述技术方案，通过缩小信号输出晶体管的源极宽度，可以降低源极与栅极的正对面积，从而降低信号输出晶体管的栅源电容Cgs。另一方面通过增大信号输出晶体管的漏极宽度，从而提高信号输出晶体管的栅漏电容Cgd，进而使得耦合电压降低。避免了在信号输出晶体管的栅极产生较大的耦合电压，改善了信号输出晶体管的高温AD问题。
【附图说明】
[0029]通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中:
[0030]图1示出了根据本发明一个实施例的信号输出晶体管和其他晶体管的比较示意图；
[0031]图2示出了根据本发明一个实施例的像素驱动电路的示意图；
[0032]图3示出了根据本发明一个实施例的信号输出晶体管上耦合电压的示意图；
[0033]图4示出了根据本发明一个实施例的信号输出晶体管的结构示意图；
[0034]图5示出了根据本发明又一个实施例的信号输出晶体管和其他晶体管的比较示意图。
【具体实施方式】
[0035]为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和【具体实施方式】对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0036]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
[0037]如图1所示，根据本发明一个实施例的像素驱动电路，包括:
[0038]信号输出晶体管M0和其他晶体管，信号输出晶体管M0源极1的宽度小于其他晶体管源极的宽度，信号输出晶体管漏极2的宽度大于其他晶体管漏极的宽度。
[0039]如图2所示，在一种G0A像素驱动电路中，除了包含信号输出晶体管M0，还包含其他晶体管。在本实施例中，除了信号输出晶体管M0，其他晶体管(Ml至Mil)漏极的宽度相等，且源极的宽度相等。
[0040]图1中以晶体管Ml的源极和漏极为例，与信号输出晶体管M0的源极和漏极进行对比说明。其中M0源极1的宽度Ws小于Ml源极的宽度Ws’，M0漏极2的宽度Wd大于Ml漏极的宽度Wd’.
[0041]如图3所示，根据电荷守恒原理，G0A像素驱动电路中信号输出晶体管M0栅极的耦合电压VQ = (VH-VL)Cgs/(CgS+Cgd+CS)，其中，VH和VL分别是时钟信号端的最高电压和最低电压，Cgs是信号输出晶体管的栅源电容，Cgd是信号输出晶体管的栅漏电容，Cs信号输出晶体管栅极和漏极之间的寄生电容。
[0042]根据上式可知，只要寄生电容Cs足够大，Cgs的影响对耦合电压的影响就很小，但是将Cs变大，信号输出晶体管的电压上升的时间变长，影响输出效果。
[0043]本实施例通过缩小信号输出晶体管的源极宽度，降低源极与栅极的正对面积，从而降低Cgs。另一方面通过增大信号输出晶体管的漏极宽度，从而提高Cgd，进而使得VQ降低。避免了在信号输出晶体管的栅极产生较大的耦合电压，改善了信号输出晶体管的高温AD冋题。
[0044]如图4所示，优选地，信号输出晶体管包括N个子晶体管，第η个子晶体管漏极的一端与第η-l个子晶体管漏极相连，另一端与第η+1个子晶体管漏极相连，1〈η〈Ν。
[0045]在本实施例中，Ν个子晶体管的源极1可以连接至同一条数据线4，并且在源极1和漏极2之下还设置有栅极3，当然，在栅极3和源极1、漏极2之间还设置有栅绝缘层和有源层等结构。
[0046]本实施例中的Ν个子晶体管的每个源极1都可以作为信号输入端，每个漏极2都可以作为信号输出端，即使其中的个别子晶体管出现问题而无法正常开启，其他子晶体管仍能保证信号的正常传输。
[0047]优选地，Ν个子晶体管中至少一个子晶体管的源极宽度小于其他晶体管的源极宽度，漏极的宽度大于其他晶体管漏极的宽度。
[0048]本实施例只需改变Ν个子晶体管中至少一个子晶体管源极宽度和漏极宽度，工序较为简单，对GOA版图的影响较小。
[0049]优选地，N个子晶体管中每个子晶体管的源极宽度小于其他晶体管的源极宽度，漏极的宽度大于其他晶体管漏极的宽度。
[0050]本实施例可以对N个子晶体管中每个子晶体管的源极宽度和漏极宽度进行调整，从而最大程度地