一种阵列基板、显示面板及阵列基板制作方法与流程

本发明实施例涉及显示面板技术领域，尤其涉及一种阵列基板、显示面板及阵列基板制作方法。

背景技术：

阵列基板包括彩膜基板对置设置区和台阶区，彩膜基板对置设置区包括显示区，随着全面屏的发展，沿彩膜基板对置设置区朝向台阶区的方向，显示区靠近台阶区的边缘与台阶区背离显示区的边缘之间的宽度越来越小，其中，基于cog(chiponglass，简称cog)封装技术的显示装置，显示区靠近台阶区的边缘与台阶区背离显示区的边缘之间的宽度小于等于2.4mm，基于cof(chiponfilm，简称cof)封装技术的显示面板，显示区靠近台阶区的边缘与台阶区的边缘的宽度小于等于1.4mm，为了使显示装置具有较窄的边框，显示装置多采用cof封装技术。

通常情况下，阵列基板的台阶区需要设置导电端子结构，以便将阵列基板内的器件或数据线与外部结构电连接。但是，现有工艺中，用于制作配向层的聚酰亚胺的蔓延能力为1.2mm，即配向层越过显示区蔓延至台阶区的宽度为1.2mm，大于导电端子结构到显示区的距离，导致聚酰亚胺材料蔓延至导电端子结构中，覆盖导电端子结构中的导电接触面，影响导电端子结构的导电能力。

技术实现要素：

本发明提供一种阵列基板、显示面板及阵列基板制作方法，以实现避免配向层材料覆盖导电端子结构中的导电接触面，影响导电端子结构的导电能力。

第一方面，本发明实施例提供了一种阵列基板，包括：

衬底基板，具有彩膜基板对置设置区和台阶区；

配向层，位于彩膜基板对置设置区；

导电端子结构，包括多层导电膜层，位于台阶区；

至少一个凹槽结构，位于台阶区；

其中，凹槽结构至少位于导电端子结构与台阶区边界之间，台阶区边界为彩膜基板对置设置区和台阶区的边界。

第二方面，本发明实施例还提供了一种显示面板，该显示面板包括本发明任意实施例所述的阵列基板。

第三方面，本发明实施例还提供了一种阵列基板的制作方法，包括：

提供一衬底基板，衬底基板具有彩膜基板对置设置区和台阶区；

在台阶区形成导电端子结构以及至少一个凹槽结构；

在彩膜基板对置设置区形成配向层；

其中，凹槽结构至少位于导电端子结构与台阶区边界之间；台阶区边界为彩膜基板对置设置区和台阶区的边界。

本发明实施例提供的阵列基板，通过在导电端子结构与台阶区边界之间设置凹槽结构，使得配向层材料朝向导电端子结构蔓延时，当配向层材料蔓延至凹槽结构时，会流淌至凹槽结构内并被凹槽结构存储，从而不会继续蔓延至导电端子结构的导电接触面，实现防止配向层覆盖导电端子结构的导电接触面的效果。

附图说明

图1是现有技术提供的一种阵列基板的结构示意图；

图2是图1沿a1-a1’的剖面图；

图3是本发明实施例提供的一种阵列基板的结构示意图；

图4是图3沿a2-a2’的剖面图；

图5是本发明实施例提供的另一种阵列基本的结构示意图；

图6是图5沿a3-a3’的剖面图；

图7是本发明实施例提供的又一种阵列基板的结构示意图；

图8是图7沿a4-a4’的剖面图；

图9是本发明实施例提供的一种阵列基板的结构示意图；

图10是图9沿a5-a5’的剖面图；

图11是本发明实施例提供的另一种阵列基板的结构示意图；

图12是图11沿a6-a6’的剖面图

图13是本发明实施例提供的又一种阵列基板的结构示意图；

图14是图13沿a7-a7’的剖面图

图15是本发明实施例提供的一种阵列基板的结构示意图；

图16是图19沿a8-a8’的剖面图；

图17是本发明实施例提供的另一种阵列基板的结构示意图；

图18是图19沿a9-a9’的剖面图；

图19是本发明实施例提供的又一种阵列基板的结构示意图；

图20是图19沿a10-a10’的剖面图；

图21是本发明实施例提供的再一种阵列基板的结构示意图；

图22是本发明实施例提供的一种阵列基板的制作方法的流程图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1是现有技术提供的一种阵列基板的结构示意图。图2是图1沿a1-a1’的剖面图。参见图1和图2，该阵列基板包括：衬底基板121’、配向层21’以及导电端子结构11’，衬底基板121’具有彩膜基板对置设置区20’和台阶区10’，配向层21’位于彩膜基板对置设置区20’；导电端子结构11’包括位于台阶区且依次层叠的第一导电膜层111’、第二导电膜层112’和第三导电膜层113’。现有技术中，在彩膜基板对置设置区20’设置配向层21’时，将用于制作配向层的聚酰亚胺涂布在彩膜基板对置设置区20’中的显示区(图1未示出)，这里所说的显示区指的是显示图像的区域。但是，现有工艺中聚酰亚胺的蔓延能力为1.2mm，导致聚酰亚胺越过彩膜基板对置设置区20’向台阶区10蔓延，当聚酰亚胺材料蔓延至导电端子结构11’中时，会覆盖导电端子结构11’中的导电接触面，影响导电端子结构11’的导电能力，这里所说的导电接触面指的是导电材料30’与第三导电膜层113’的接触面。

有鉴于此，本发明实施例提供了一种阵列基板。图3是本发明实施例提供的一种阵列基板的结构示意图。图4是图3沿a2-a2’的剖面图。参见图3和图4，该阵列基板包括：衬底基板13、配向层21、导电端子结构11和至少一个凹槽结构15。衬底基板13具有彩膜基板对置设置区20和台阶区10。配向层21位于彩膜基板对置设置区20。导电端子结构11位于台阶区10，包括多层导电膜层。凹槽结构15位于台阶区10，并且至少位于导电端子结构11与台阶区10边界之间，这里所说的台阶区10边界指的是彩膜基板对置设置区20和台阶区10的边界。

具体的，衬底基板13可以是玻璃基板，也可以是聚酰亚胺柔性基板，彩膜基板对置设置区20指的是，彩膜基板在阵列基板上的垂直投影覆盖的区域，台阶区10指的是阵列基板上未被彩膜基板的垂直投影覆盖的区域。配向层21的材料可以为聚酰亚胺，通过涂布的方式设置在阵列基板的彩膜基板对置设置区20，其背离衬底基板13的一侧可以设置有多个沟槽，用于控制液晶分子以特定的方向排列。

具体的，导电端子结构11设置在台阶区10，其包括多层导电膜层。阵列基板的彩膜基板对置设置区20可以包括电路及信号线，导电端子结构11的任一导电膜层可以不与彩膜基板对置设置区20内的电路或信号线连接，即导电端子结构11只与外部结构连接。还可以设置导电端子结构11的至少一个导电膜层与彩膜基板对置设置区20内的器件或信号线连接，并且至少一个导电膜层与外部结构连接，实现彩膜基板对置设置区20内的电路或信号线与外部结构的电连接。

示例性的，阵列基板与彩膜基板可以通过框胶贴合形成盒状空间，盒状空间内设置有液晶。为避免静电，可以在彩膜基板背离液晶的一侧溅射一层透明导电层，起到消除静电的作用，该透明导电层需要连接至阵列基板的接地端。阵列基板的台阶区10可以设置柔性线路板，导电端子结构11的导电接触面可以通过导电材料(例如银胶)与该透明导电层连接，并且导电端子结构11的其中一层导电膜层通过设置于台阶区10内的信号线与柔性线路板上的接地引脚电连接，以实现透明导电层与接地端电连接。

示例性的，阵列基板的台阶区10可以设置驱动ic，导电端子结构11的导电接触面可以通过导电材料(例如银胶)与驱动ic上的引脚连接，并且，导电端子结构11的其中一层导电膜层可以与彩膜基板对置设置区20内的电路或信号线连接，以实现彩膜基板对置设置区20内的电路或信号线与驱动ic的电连接。

具体的，可以在导电端子结构与台阶区10边界之间挖槽形成凹槽结构15，凹槽结构15可以与导电端子结构11相毗邻，也可以与导电端子结构11间隔预设距离。

本发明实施例提供的阵列基板，通过在导电端子结构11与台阶区边界之间设置凹槽结构15，使得配向层材料朝向导电端子结构11蔓延时，当配向层材料蔓延至凹槽结构15时，会流淌至凹槽结构15内并被凹槽结构15存储，从而不会继续蔓延至导电端子结构11的导电接触面，实现防止配向层材料覆盖导电端子结构11的导电接触面的效果。

在上述技术方案的基础上，继续参见图4，可选的，导电端子结构11的相邻两个导电膜层之间设置有绝缘层，绝缘层上设置有通孔，相邻两个导电膜层通过通孔连接；导电端子结构11通过导电材料与外部结构电连接。可选的，阵列基板还包括位于衬底基板13与配向层之间的平坦化层123；平坦化层123位于台阶区的区域设置有挖孔结构，挖孔结构与导电端子结构11一一对应，导电端子结构的至少一个导电膜层位于挖孔结构内。

图4示例性的示出了，导电端子结构11包括第一导电膜层111、第二导电膜层112以及第三导电膜层113，第一导电膜层111和第二导电膜层112之间设置有第一绝缘层121，第二导电膜层112和第三导电膜层113之间设置有第二绝缘层122。第一绝缘层121和第二绝缘层122之间设置有平坦化层123，平坦化层123位于台阶区的区域设置有挖孔结构1231，导电端子结构11的第二导电膜层112、第三导电膜层113以及导电衬垫14均位于该挖孔结构1231内。

在上述技术方案的基础上，可选的，导电端子结构11的至少一层导电膜层上设置有一导电衬垫14；凹槽结构15包括第一凹槽结构151，第一凹槽结构151与导电端子结构11相毗邻。

可选的，任意一层导电膜层上均可设置导电衬垫14。可选的，位于导电衬垫14朝向衬底基板13一侧且与导电衬垫14相邻的导电膜层为第一类导电膜层；第一类导电膜层与导电衬垫14形成有台阶结构；第一类导电膜层的面积大于导电衬垫14的面积。如图4所示，第一类导电膜层为第一导电膜层111，第一导电膜层111的面积大于导电衬垫14的面积。

具体的，通过设置第一类导电膜层的面积大于导电衬垫14的面积，使得至少第一类导电膜层与导电衬垫14形成的台阶结构处可以预留出用于形成第一凹槽结构151的空间，如图4所示，第二导电膜层112为第一类导电衬垫，第二导电膜层112的面积大于导电衬垫14的面积，第二导电膜层112与导电衬垫14形成台阶结构的位置后续可用于形成第一凹槽结构151。

可以理解的是，第一类导电膜层的面积与导电衬垫14的面积相差越大，第一凹槽结构151的容积越大，第一凹槽结构151容纳配向层材料的能力越强，配向层材料填满第一凹槽后覆盖导电端子结构11的导电接触面的可能性越小。

可选的，导电衬垫14位于导电端子结构11的两相邻导电膜层之间。如图4所示，导电衬垫14设置在第二导电膜层112和第三导电膜层113之间，且位于第二导电膜层112朝向第三导电膜层113的表面上，第二导电膜层112的面积大于导电衬垫14的面积。导电衬垫14与第二导电膜层112之间形成台阶结构，导电衬垫14将第三导电膜层113垫高，使得导电衬垫14以及第三导电膜层113的侧面与挖孔结构1231的侧壁之间形成间隙，第二绝缘层122在该间隙覆盖之后形成第一凹槽结构151。

这样设置的好处在于，有利于延长第一凹槽结构151在导电膜层层叠的方向上的深度，从而使得第一凹槽结构151可以存储较多的配向层材料。可以理解的是，第一凹槽结构151的深度越深，配向层材料填满第一凹槽结构151后覆盖导电端子结构11的导电接触面的可能性越小。

可选的，导电端子结构11中最远离衬底基板13的导电膜层为第三类导电膜层，导电衬垫14位于第三类导电膜层背离衬底基板13的表面上。图5是本发明实施例提供的另一种阵列基本的结构示意图。图6是图5沿a3-a3’的剖面图。参见图5和图6，第三导电膜层113为第三类导电膜层，导电衬垫14设置在第三导电膜层113背离衬底基板13的表面上，第三导电膜层113的面积大于导电衬垫14的面积。导电衬垫14与第三导电膜层113之间形成台阶结构，使得导电衬垫14的侧面与平坦化层123上的挖孔结构1231的侧壁之间形成间隙，该间隙即为第一凹槽结构151。

可选的，沿导电膜层的层叠方向，导电衬垫14的厚度大于配向层的厚度。这样可以确保即使导电衬垫14位于最远离衬底基板13的导电膜层上，也能起到防止配向层材料漫过第一凹槽结构151后覆盖至导电端子结构11的导电接触面的作用。

可选的，若导电端子结构11中，至少第一类导电膜层位于平坦化层123的挖孔结构1231内，可以设置第一类导电膜层的面积小于挖孔结构1231的底面积，这里所述的挖孔结构1231的底面积指的是挖孔结构1231在第一类导电膜层所在平面上的垂直投影的面积。图7是本发明实施例提供的又一种阵列基板的结构示意图。图8是图7沿a4-a4’的剖面图。如图8所示，第一类导电膜层为第二导电膜层112，导电衬垫14、第三导电膜层113以及第二导电膜层112位于挖孔结构1231内，第二导电膜层112的面积小于挖孔结构1231的底面积，导电衬垫14的面积小于第二导电膜层112的面积，第二导电膜层112与挖孔结构1231的底面形成台阶结构，第二导电膜层112和导电衬垫14之间形成台阶结构，使得第三导电膜层113、导电衬垫14以及第二导电膜层112的侧面与挖孔结构1231的侧壁之间形成间隙，第二绝缘层122在该间隙覆盖之后形成第一凹槽结构151。

这样设置可以加深第一凹槽结构151的深度，从而增大第一凹槽结构151的容积，提高第一凹槽结构151存储配向层材料的能力。

可以理解的是，第一类导电膜层与挖孔结构1231的底面积相差越大，第一凹槽结构151的容积越大。若第一类导电膜层与挖孔结构1231的底面之间还包括其他导电膜层，也可以设置位于第一类导电膜层与挖孔结构1231的底面之间的导电膜层的面积小于挖孔结构1231的底面积。

可选的，位于导电衬垫14背离衬底基板13一侧且与导电衬垫14相邻的导电膜层为第二类导电膜层；第二类导电膜层与第一类导电膜层具有台阶结构；第二类导电膜层的面积小于第一类导电膜层的面积。

可选的，第二类导电膜层的面积与导电衬垫14的面积相同，如图4和图8所示。这样设置使得可用于设置最远离衬底基板13的导电膜层(第三类导电膜层)的面积较大，则能够分配为导电接触面的可用面积较大。

可选的，第二类导电膜层的面积小于导电衬垫14的面积，第二类导电膜层与导电衬垫14具有台阶结构。图9是本发明实施例提供的一种阵列基板的结构示意图。图10是图9沿a5-a5’的剖面图。如图9和图10所示，第一类导电膜层为第二导电膜层112，第二类导电膜层为第三导电膜层113，导电衬垫14、第三导电膜层113以及第二导电膜层112位于挖孔结构1231内，第二导电膜层112的面积小于挖孔结构1231的底面积，导电衬垫14的面积小于第二导电膜层112的面积，第三导电膜层113的面积小于导电衬垫14的面积，第二导电膜层112与挖孔结构1231的底面形成台阶结构，第二导电膜层112和导电衬垫14之间形成台阶结构，第三导电膜层113和导电衬垫14之间形成台阶结构，使得第三导电膜层113、导电衬垫14以及第二导电膜层112的侧面与挖孔结构1231的侧壁之间形成间隙，第二绝缘层122在该间隙覆盖之后形成第一凹槽结构151。

这样设置可以进一步增大第一凹槽结构151的容积，提高第一凹槽结构151存储配向层材料的能力。

可选的，导电衬垫14包括多个子导电衬垫，相邻子导电衬垫之间具有第一间隙。

图11是本发明实施例提供的另一种阵列基板的结构示意图。图12是图11沿a6-a6’的剖面图。参见图11和图12，可选的，第二类导电膜层包括多个子导电膜层，相邻子导电膜层之间具有第二间隙1512；沿垂直于衬底基板13所在方向上，第二间隙1512与第一间隙1511对应。

具体的，第一间隙1511和第二间隙1512连通构成第一凹槽结构151，也可以用来存储配向层材料，即可以增多配向层材料的存储路径，提高存储配向层材料的能力。

图11和图12示例性的示出了，导电衬垫14包括四个子导电衬垫，相邻子导电衬垫之间形成第一间隙1511。第二类导电膜层为第三导电膜层113，第三导电膜层113包括四个子导电膜层，相邻子导电膜层之间形成第二间隙1512。第一间隙1511和第二间隙1512对应，一起构成第一凹槽结构151。与图3以及图4中相同的部分此处不再赘述。

图13是本发明实施例提供的又一种阵列基板的结构示意图。图14是图13沿a7-a7’的剖面图。参见图13和图14，可选的，第一类导电膜层包括多个子导电膜层，相邻子导电膜层之间具有第三间隙1513；沿垂直于衬底基板13所在方向上，第三间隙1513与第一间隙1511以及第二间隙1512均对应。

具体的，第一间隙1511、第二间隙1512以及第三间隙1513连通构成第一凹槽结构151，也可以用来存储配向层材料，既可以增多配向层材料的存储路径，又可以延长第一凹槽结构151沿导电膜层层叠方向的深度，从而提高第一凹槽结构151存储配向层材料的能力。

图13和图14示例性的示出了，导电衬垫14包括四个子导电衬垫，相邻子导电衬垫之间形成第一间隙1511。第二类导电膜层为第三导电膜层113，第三导电膜层113包括四个子导电膜层，相邻子导电膜层之间形成第二间隙1512。第一类导电膜层为第二导电膜层112，第二导电膜层112包括四个子导电膜层，相邻子导电膜层之间形成第三间隙1513。第一间隙1511、第二间隙1512以及第三间隙1513相互对应，一起构成第一凹槽结构151。与图3以及图4相同的部分此处不再赘述。

需要说明的是，图13以及图14仅示例性的示出，沿与导电膜层层叠方向垂直的方向，第一间隙1511、第二间隙1512以及第三间隙1513的宽度相同，但并非对本申请的限定，在其它实施方式中还可以设置第三间隙1513的宽度大于第一间隙1511的宽度，以及第一间隙1511的宽度大于第二间隙1512的宽度。

图15是本发明实施例提供的一种阵列基板的结构示意图。图16是图15沿a8-a8’的剖面图。参见图15和图16，可选的，凹槽结构包括第二凹槽结构152，沿台阶区边界朝向导电端子结构11的方向，第二凹槽结构152与导电端子结构11之间间隔预设距离。其中，预设距离的设定本领域技术人员可根据实际情况设定。

需要说明的是，图15和图16仅示例性的示出，阵列基板上既设置有第一凹槽结构151，又具有第二凹槽结构152，这样设置可以进一步增加了配向层材料的存储路径，提高凹槽结构存储配向层材料的能力。但是，并非对本申请的限定，在其它实施方式中，还可以仅设置第二凹槽结构152，也可以达到存储配向层材料，阻止配向层材料覆盖导电端子结构11的导电接触面的效果。

可选的，第二凹槽结构152呈u字形，且导电端子结构11位于u字形开口内，如图15和图16所示。这样设置的好处在于，既可以达到阻碍配向层材料覆盖导电端子结构11的导电接触面的效果，又能尽可能减小第二凹槽结构152占用的台阶区的面积，为台阶区设置其它器件或信号线预留较大的面积。

图17是本发明实施例提供的另一种阵列基板的结构示意图。图18是图17沿a9-a9’的剖面图。参见图17和图18，可选的，第二凹槽结构152呈封闭环形，导电端子结构11位于封闭环形内。这样设置的好处在于，有利于增大第二凹槽结构152的容积，提高第二凹槽结构152存储配向层材料的能力。

需要说明的是，图17和图18仅示例性示出了第二凹槽结构152呈矩形，但并非对本申请的限定，在其它实施方式中，第二凹槽结构152还可以呈圆形或三角形，本领域技术人员可根据实际情况设定。

图19是本发明实施例提供的又一种阵列基板的结构示意图。图20是图19沿a10-a10’的剖面图。可选的，台阶区设置有至少两个第二凹槽结构152时，沿台阶区边界朝向导电端子结构11的方向，至少两个第二凹槽结构152依次排列。

具体的，第二凹槽结构152可以是u字形也可以是封闭环形。第二凹槽的数量，本领域技术人员可根据实际情况设。可以理解的是，图19和图20仅示例性的示出了第二凹槽结构152环绕一个凹槽结构，在其它实施方式中，第二凹槽还可以环绕多个导电端子结构11。

可选的，沿垂直于衬底基板13所在平面的方向上，第二凹槽结构152的深度小于平坦化层123的厚度。

具体的，台阶区除设置导电端子结构11外，还可以设置器件或信号线，设置第二凹槽结构152的深度小于平坦化层123的厚度可以保证第二凹槽的设置不会对平坦化层123下方的器件或信号线造成影响。

图21是本发明实施例提供的再一种阵列基板的结构示意图。参见图21，可选的，彩膜基板对置设置区20还包括位于衬底基板13和配向层之间的像素结构；导电端子结构11的导电膜层与像素结构中的源漏电极层、栅极层、像素电极层以及公共电极层中的至少一层同层设置。

具体的，像素结构中的源漏电极层、栅极层、像素电极层以及公共电极层的设置本领域技术人员可根据现有技术设置。导电端子结构11的导电膜层与像素结构中的导电膜层的同层设置关系，本领域技术人员可根据实际情况设定。

图21示例性的示出，像素结构包括依次层叠设置的栅极层、有源层、源漏电极层、触控电极层、像素电极层以及公共电极层。栅极层和有源层之间设置有第一子绝缘层1211、有源层和源漏电极层之间设置有第二子绝缘层1212，第一子绝缘层1211和第二子绝缘层1212构成第一绝缘层121，源漏电极层和触控电极层之间设置有平坦化层123，触控电极层和像素电极层之间设置有第三绝缘层124，像素电极层和公共电极层之间设置有第四绝缘层125，第四绝缘层远离衬底基板13的一侧设置配向层21。导电端子结构11包括第一导电膜层111、第二导电膜层112以及第三导电膜层113。第一导电膜层111与栅极层同层设置，第二导电膜层112与源漏电极层同层设置。

这样设置的好处在于，导电端子结构11的至少一个导电膜层可以与像素结构中的某一膜层通过同一制程制备，这样可以节省阵列基板的制程，提高制备效率。可以理解的是，像素结构同层设置的层数越多，越有利于节省制程。

继续参见图21，可选的，彩膜基板对置设置区还包括位于衬底基板13和配向层之间的触控电极层以及触控走线层；导电衬垫14与触控电极层和/或触控走线层同层设置。

具体的，若触控电极层和触控走线层同层设置，则导电衬垫14与触控电极层以及触控走线层同层设置，如图21所示。若触控电极层和触控走线层异层设置，则导电衬垫14可以与触控电极层同层设置，也可以与触控走线层同层设置。

这样设置的好处在于，导电衬垫14可以与触控电极层和/或触控走线层通过同一制程制备，进一步节省阵列基板的制程，提高制备效率。

需要说明的是，图3-图21仅示例性的示出导电端子结构11包括依次层叠设置的第一导电膜层111、第二导电膜层112以及第三导电膜层113，第二导电膜层112背离衬底基板13的表面设置一导电衬垫14，但并非对本申请的限定，本领域技术人员可根据实际情况设定导电端子结构11中导电膜层的数量、导电衬垫14的数量以及导电衬垫14的设置位置。

需要说明的是，为了清晰的展示本实施例中阵列基板与背景技术中阵列基板的各个组成部分的区别，本实施例中阵列基板与背景技术中阵列基板的同一名称的各个组成部分使用不同的附图标记。

需要说明的是，为了清晰的展示本实施例中导电端子结构中各导电膜层以及导电衬垫的面积大小关系，图3、图7、图9、图11、图13、图15、图17以及图19中均未示出第二绝缘层122。

基于相同的发明构思，本发明实施例还提供了一种显示面板，该显示面板包括彩膜基板以及上述任一所述的阵列基板，彩膜基板与阵列基板相对设置，且彩膜基板位于彩膜基板对置设置区。本发明实施例提供的显示面板具备本发明实施例提供的阵列基板相应的有益效果，这里不再赘述。

基于相同的发明构思，本发明实施例还提供了一种阵列基板的制备方法。图22是本发明实施例提供的一种阵列基板的制作方法的流程图。参见图22，该方法包括：

s110、提供一衬底基板，衬底基板具有彩膜基板对置设置区和台阶区。

s120、在台阶区形成导电端子结构以及至少一个凹槽结构。

s130、在彩膜基板对置设置区形成配向层。

其中，凹槽结构至少位于导电端子结构与台阶区边界之间；台阶区边界为彩膜基板对置设置区和台阶区的边界。

可选的，凹槽结构包括第一凹槽结构，s120具体包括在台阶区设置多层导电膜层以形成导电端子结构，并且在导电端子结构的至少一层导电膜层上设置一导电衬垫，以形成第一凹槽结构，第一凹槽结构与导电端子结构相毗邻。示例性的，如图3和图4所示。

可选的，导电衬垫位于导电端子结构的两相邻导电膜层之间。示例性的，如图3和图4所示。

可选的，位于导电衬垫朝向衬底基板一侧且与导电衬垫相邻的导电膜层为第一类导电膜层；第一类导电膜层与导电衬垫形成有台阶结构；第一类导电膜层的面积大于导电衬垫的面积。示例性的，如图3和图4所示。

可选的，位于导电衬垫背离衬底基板一侧且与导电衬垫相邻的导电膜层为第二类导电膜层；第二类导电膜层与第一类导电膜层具有台阶结构；第二类导电膜层的面积小于第一类导电膜层的面积。示例性的，如图3-图10所示。

可选的，导电衬垫包括多个子导电衬垫，相邻子导电衬垫之间具有第一间隙。示例性的，如图11和图12所示。

可选的，第二类导电膜层包括多个子导电膜层，相邻子导电膜层之间具有第二间隙，沿垂直于衬底基板所在方向上，第二间隙与第一间隙对应。示例性的，如图11和图12所示。

可选的，凹槽结构包括第二凹槽结构，s120具体包括在台阶区设置多层导电膜层以形成导电端子结构，并且在导电端子结构与台阶区边界之间形成第二凹槽结构，其中，沿台阶区边界朝向导电端子结构的方向，第二凹槽结构与导电端子结构之间间隔预设距离。示例性的，如图15和图16所示。

可选的，第二凹槽结构呈u字形，且导电端子结构位于u字形开口内。示例性的，如图15和图16所示。

可选的，第二凹槽结构呈封闭环形，导电端子结构位于封闭环形内。示例性的，如图17和图18所示。

可选的，台阶区设置有至少两个第二凹槽结构时，沿台阶区边界朝向导电端子结构的方向，至少两个第二凹槽结构依次排列。示例性的，如图19和图20所示。

可选的，还包括形成平坦化层，其中，平坦化层位于衬底基板与配向层之间；平坦化层位于台阶区的区域设置有挖孔结构，挖孔结构与导电端子结构一一对应，导电端子结构的至少一个导电膜层位于挖孔结构内。示例性的，如图3-图20所示。

可选的，沿垂直于衬底基板所在平面的方向上，第二凹槽结构的深度小于平坦化层的厚度。示例性的，如图15-图18所示。

可选的，还包括在彩膜基板对置设置区形成像素结构，其中，像素结构位于衬底基板和配向层之间；导电端子结构的导电膜层与像素结构中的源漏电极层、栅极层、像素电极层以及公共电极层中的至少一层同层设置。示例性的，如图21所示。

可选的，还包括在彩膜基板对置设置区形成触控电极层以及触控走线层，其中，触控电极层以及触控走线层位于衬底基板和配向层之间；导电衬垫与触控电极层和/或触控走线层同层设置。示例性的，如图21所示。

可选的，还包括在导电端子结构的相邻两个导电膜层之间设置绝缘层，其中，绝缘层上设置有通孔，相邻两个导电膜层通过通孔连接；导电端子结构通过导电材料与外部结构电连接。示例性的，如图3-图21所示。

本发明实施例提出的阵列基板的制备方法与上述实施例提出的阵列基板属于同一发明构思，未在本实施例中详尽描述的技术细节可参见上述实施例，并且本实施例具备阵列基板相同的有益效果。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。