在euv光刻制程期间使用的euv掩膜的制作方法
【技术领域】
[0001] 本揭露通常涉及半导体装置的制造，尤其涉及在极紫外（EUV)光刻制程期间使用 的各种新颖掩膜。
【背景技术】
[0002] 制造例如CPU(中央处理单元）、存储装置、ASIC(专用集成电路；application specific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面 积上形成大量电路元件，其中，场效应晶体管（NM0S及PMOS晶体管）代表制造此类集成电 路装置所使用的一种重要的电路元件类型。一般来说，通过以详细的序列或流程执行若干 制程操作来形成集成电路装置。此类制程操作通常包括沉积、蚀刻、离子注入、光刻及加热 制程，通过以非常详细的序列执行这些制程来生产最终的装置。
[0003] 装置设计人员不断被迫增加晶体管以及使用此类晶体管的集成电路产品的操作 速度及电性性能。持续用于实现此类结果的一种技术是缩小各种装置的尺寸，例如晶体管 的栅极长度。目前，晶体管装置的栅极长度（源漏区之间的距离）约为22至50纳米，未来 可望进一步缩小尺寸。制造如此小的装置是一个巨大的挑战，尤其对于一些制程，例如光刻 工具及技术。
[0004] 典型的光刻制程通常包括如下步骤：（1)在晶圆或衬底上施加光阻层（感光材 料），通常通过旋涂制程实施；（2)在约90至120°C的温度下预烘烤（或软烘烤）该光阻 层，以降低该光阻层中的溶剂水平并提升该光阻的黏附特性；(3)执行曝光制程，其中，使 用光刻曝光工具将光罩或掩膜上的图案投射到该光阻层上，以在该光阻层中形成潜在图 像；（4)在与该预烘烤制程相比高约5至15°C的温度下在该光阻层上执行曝光后烘烤；（5) 执行显影制程，以将该光阻层中的该潜在图像转换为最终的光阻图像；以及（6)在约125至 160°C的温度下执行后烘烤制程（或硬烘烤），以移除残留固态物并提升该图案化光阻掩膜 的黏附力。这些制程步骤导致形成"光刻后（post-litho) "图案化蚀刻掩膜，该图案化蚀 刻掩膜可用于各种目的，例如作为蚀刻掩膜以在下方的绝缘材料层中形成沟槽/孔类型特 征。上面的制程为本领域的技术人员所熟知，且因此这里将不再作更详细的说明。
[0005] 作为背景，光刻工具及系统通常包括具有需要的波长的辐射源，光学系统，以及 如上所述，包含想要在晶圆上形成的图案的掩膜或光罩。使辐射透过该掩膜或光罩或使 其从该掩膜或光罩上反射回来，从而在由半导体晶圆的表面上所形成的光阻材料构成的 感光层上形成图像。在此类系统中所使用的辐射可为光，例如紫外光、深紫外光（de印 ultraviolet light ;DUV)、真空紫外光（vacuum ultraviolet light ;VUV)、极紫外光 (extreme ultraviolet light ;EUV)等。该福射还可为x射线福射、电子束福射等。目前， 半导体制造操作中所使用的大多数光刻系统是所谓的深紫外系统（DUV)，这些系统产生波 长为248纳米或193纳米的辐射。不过，随着装置尺寸持续缩小，正在考验传统DUV光刻系 统的功能及限制。这已导致所谓的极紫外系统的开发，也就是EUV系统，这些系统使用具有 更短波长的辐射，例如波长小于20纳米，且在一些特定情况下，波长约为13. 5纳米。DUV系 统与EUV系统之间的一个基本区别涉及光罩的结构，以及光与光罩交互的方式。在DUV系 统中，光（来自光源）通过光罩并照射感光材料层。相反，在EUV(或软X射线）光系统中， 光（来自光源）从光学干涉涂层结构、多层掩膜上反射至感光材料。
[0006] 图IA及IB显示现有技术EUV掩膜10的一个示例。掩膜10通常包括衬底12、多 层膜堆栈14、覆盖层16以及吸收层18。多层堆栈14由多个多层对组成，其中，各多层对由 第一层14A和第二层14B组成。在一个例子中，第一层14A可为钥层，第二层14B可为硅层。 通常，在当前的技术中，掩膜10可包括40至50个这样的多层对。层14A、14B的厚度经设 置以使入射光从多层堆栈14中的各界面同相反射。
[0007] 覆盖层16经设置以使掩膜10在使用期间具有更好的化学稳定性及耐用性。通 常，覆盖层16可为厚度约2纳米的钌层。吸收层18由一个或多个材料层组成，这些层适 于吸收来自EUV系统的光源的入射光。例如，吸收层18可由钽基材料组成，例如氮化钽或 氮化钽硼，且它可具有约50至70纳米的厚度。如图IA所示的各种材料层可通过执行已 知的制造制程形成，例如物理气相沉积（physical vapor deposition ;PVD)、电子束沉积 (electronic beam deposition ;EBD)、化学气相沉积（chemical vapor deposition ;CVD)、 此类制程的等离子增强型版本等。
[0008] 图IB显示在吸收层18上执行图案化制程操作以定义图案化吸收层18A以后的掩 膜10,图案化吸收层18A包含将最终成像在光阻材料层上的图案。可使用传统的光刻及蚀 刻技术生产图案化吸收层18A。当吸收层18A的图案比将要在光阻材料层中形成的实际图 案大4倍（4倍放大率）时，可使用传统光刻来图案化吸收层18。通常，此类现有技术掩膜 10可具有多达约70-75%的效率，也就是说，掩膜10反射入射光20的65-75% (以虚线箭 头22表不反射光）。
[0009] 现有技术掩膜10的一个问题涉及吸收层18的厚度，如上所述，通过使用传统上用 于吸收层18的材料，该厚度可为约50至70纳米。理论上，有一些材料可用于吸收层，使吸 收层形成更小的厚度，例如约30纳米。不过，这些更薄的吸收层材料从未用于生产环境中。 使用较厚的吸收层材料导致EUV掩膜中的入射光20显着阴影。也就是说，吸收层18的厚 度（约50至70纳米）约为EUV系统中所使用的EUV光的13. 5纳米波长的3. 5至4倍。 此类阴影可在光刻制程中引起显着误差，例如图案设置误差、线宽误差等。而且，较厚的吸 收层18强制入射光22以较低入射角度投射至掩膜10,因为从纯几何角度考虑，阴影随入 射角度增大而增加。投射至掩膜的射线的最大角度随数值孔径（numerical aperture ;NA) 增加而增加，但需要高数值孔径以在EUV光刻步进机-扫描机中获得更高分辨率。由于在 考虑通常用于制造吸收层18的材料的吸收系数的情况下已将当前的吸收层制造得尽可能 薄，因此简单地降低吸收层18的厚度18T不容易实现。而且，简单地降低吸收层的厚度可 导致图案化吸收层18A的"泄漏"增加，也就是说，较薄的吸收层阻挡入射光22可能不如较 厚的吸收层18A有效，这也可能导致图案化误差。
[0010] 本揭露涉及在EUV光刻制程期间使用的各种掩膜，以减少或消除上述一个或多个 问题。
【发明内容】
[0011] 下面提供本发明的简要总结，以提供本发明的一些实施方面的基本理解。本发明 内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范 围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0012] 一般来说，本发明涉及EUV光刻制程期间使用的各种掩膜。在一个例子中，所揭露 的EUV掩膜包括：除其它以外，衬底；多层堆栈，由形成于该衬底上方的钌和娃构成的多个 多层对组成，其中，当使用EUV光照射时，该掩膜适于具有有效反射平面，该有效反射平面 位于该多层堆栈的最上层表面下方32纳米或更浅处；以及覆盖层，位于该多层堆栈的该最 上层表面上方。
[0013] 在另一个例子中，所揭露的EUV掩膜包括：除其它以外，衬底；多层堆栈，由形成于 该衬底上方的钌和硅构成的多个多层对组成，其中，当使用EUV光照射时，该掩膜适于具有 有效反射平面，该有效反射平面位于该多层堆栈的最上层表面下方32纳米或更浅处，以及 其中，该多层堆栈中的各该钌层具有落入约2. 5至3. 6纳米范围内的厚度，且该多层堆栈中 的各该硅层具有落入约3. 6至4. 8纳米范围内的厚度；以及覆盖层，由位于该多层堆栈的该 最上层表面上方的钌组成。
[0014] 在另一个示例中，所揭露的方法包括：除其它以外，在光刻系统中定位EUV掩膜， 其中，该EUV掩膜由多层堆栈组成，该多层堆栈由钌和硅构成的多个多层对组成，其中，当 使用具有20纳米或更小波长的光照射时，该掩膜适于具有有效反射平面，该有效反射平面 位于该多层堆栈的最上层表面下方32纳米或更浅处；将具有20纳米或更小波长的EUV光 对准该EUV掩膜；以及使用从该EUV掩膜反射回来的该EUV光的部分照射位于第一衬底上 方的第一感光材料层。
【附图说明】
[0015] 结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的 元件，其中：
[0016] 图IA及IB显示现有技术EUV掩膜的一个示例实施例；
[0017] 图2显示这里所揭露的新颖EUV掩膜的一个示例实施例；
[0018] 图3A至3G显示与一些示例现有技术EUV掩膜相比，这里所揭露的新颖掩膜结构 的方面的各种图形；以及
[0019] 图4A及4B示例一个系统，在该系统中，可使用该新颖EUV掩膜来制造集成电路产 品。
[0020] 尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示 本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说 明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由