双层微机电系统器件及其制造方法

双层微机电系统器件及其制造方法
【专利摘要】本发明公开了示例性双层微机电系统(MEMS)器件以及其制造方法。一种示例性方法包括：提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一硅层与第二硅层；对第一硅层进行处理以形成MEMS器件的第一结构层；将第一结构层接合至衬底；以及对第二硅层进行处理以形成MEMS器件的第二结构层。
【专利说明】双层微机电系统器件及其制造方法
【技术领域】
[0001]本发明总的来说涉及半导体领域，更具体地，涉及双层微机电系统器件及其制造方法。
【背景技术】
[0002]微机电系统(MEMS)器件是通常被接合到集成电路器件(诸如使用互补金属氧化物半导体(CMOS)制造技术制造的集成电路器件(称为CMOS器件))的机电系统。当前的MEMS器件的制造方法呈现出难度。例如，对于MEMS传感器，通常要求厚结构层(例如，大于约25μπι)来制造惯性质量(proof mass)，使得为提高器件性能而增大惯性力。因此，这种MEMS传感器的传感器结构通常具有较大的尺寸以取得软弹簧或扭摆式结构(或跷跷板式结构)。在另一个实例中，MEMS麦克风通常要求两个结构层。传统的制造技术要求沟槽密封/填充工艺。已观察到，当填充/密封沟槽时，结构层的厚度在制造过程中呈现出难度。因此，虽然现有MEMS器件和制造MEMS器件的方法通常满足了它们的预期目的，但是它们不能在所有方面都完全令人满意。

【发明内容】

[0003]根据本发明的一个方面，提供了一种方法，包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一硅层和第二硅层；对第一硅层进行处理以形成MEMS器件的第一结构层；将第一结构层接合至一衬底；以及对第二硅层进行处理以形成MEMS器件的第二结构层。
[0004]优选地，衬底是硅衬底，并且硅衬底通过熔融接合被接合至第一结构层。
[0005]优选地，处理第二硅层以形成MEMS器件的第二结构层包括:减小第二硅层的厚度；以及此后形成延伸贯穿第二硅层的导电结构。
[0006]优选地，处理第二硅层以形成MEMS器件的第二结构层包括:去除第二硅层以露出绝缘层；以及此后在绝缘层上方形成导电结构。
[0007]优选地，形成导电结构包括形成多晶硅结构。
[0008]优选地，该方法进一步包括将第二结构层接合至CMOS衬底。
[0009]优选地，该方法进一步包括在衬底内形成背腔。
[0010]根据本发明的另一方面，提供了一种方法，包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一硅层和第二硅层；处理第一硅层以形成MEMS器件的背板；将背板接合至一衬底；以及处理第二硅层以形成MEMS器件的膜。
[0011]优选地，处理第一硅层以形成背板包括:图案化第一硅层使得间隙延伸贯穿第一娃层。
[0012]优选地，处理第二硅层以形成MEMS器件的膜包括:减小第二硅层的厚度；此后形成延伸贯穿第二硅层的多晶硅结构。
[0013]优选地，处理第二硅层以形成MEMS器件的膜包括:去除第二硅层以露出绝缘层；以及此后在绝缘层上方形成多晶硅结构。
[0014]优选地，该方法进一步包括在衬底内形成背腔。
[0015]根据本发明的又一方面，提供了一种方法，包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一硅层与第二硅层；处理第一硅层以形成MEMS器件的惯性质量件；在处理第一硅层后，将惯性质量件接合至一衬底；以及在接合惯性质量件后，处理第二硅层以形成MEMS器件的背板。
[0016]优选地，处理第一硅层以形成惯性质量件包括:图案化第一硅层使得间隙延伸贯
穿第一娃层。
[0017]优选地，处理第二硅层以形成MEMS器件的背板包括:减小第二硅层的厚度；以及此后形成延伸贯穿第二硅层的多晶硅结构。
[0018]优选地，处理第二硅层以形成MEMS器件的背板包括:去除第二硅层以露出绝缘层；以及此后在绝缘层上方形成多晶硅结构。
[0019]优选地，该方法进一步包括将第二结构层接合至CMOS衬底。
[0020]优选地，处理第一硅层和第二硅层包括限定窄感测间隙，其中，窄感测间隙约为50nm 至 I μ m0
【专利附图】

【附图说明】
[0021]当参照附图阅读时根据以下详细描述最好理解本发明。需要强调的是，根据工业标准惯例，各个部件没有按比例绘制并且只用于说明的目的。事实上，为了清楚地讨论，可任意增大或减小各个部件的尺寸。
[0022]图1是根据本发明各个方面的制造MEMS器件的方法的流程图。
[0023]图2至图15是根据本发明各个方面的在图1方法的各个阶段中的MEMS器件的示意性截面图。
[0024]图16至图29是根据本发明各个方面的处于图1方法的各个制造阶段的另一MEMS器件的部分或全部的示意性截面图。
[0025]图30至图42是根据本发明各个方面的处于图1方法的各个制造阶段的又一MEMS器件的部分或全部的示意性截面图。
[0026]图43至图54是根据本发明各个方面的处于图1方法的各个制造阶段的另一 MEMS器件的部分或全部的示意性截面图。
【具体实施方式】
[0027]为了实现本发明的不同特征，以下发明提供了许多不同的实施例或实例。下文描述了部件和配置的具体实例以简化本发明。当然这些只是实例并不用于限制。例如，第一部件位于第二部件“上”或“上方”的描述(和类似描述)可包括第一部件和第二部件直接接触的实施例，并且还可包括附加部件夹置在第一部件和第二部件之间的实施例。此外，本发明可在各个实例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，但其自身并不表明所讨论的各个实施例和/或配置之间的关系。
[0028]进一步地，为了便于描述本文可使用诸如“下方”、“在...下面的”、“下面的”、“在...上面的”、“上面的”等的空间上相对术语以描述如图所示的一个元件或部件与另一个元件或部件的关系。与空间相关的术语旨在包括除图中所示方向外在使用中或操作中的不同方向。例如，如果将图中的器件颠倒，被描述为在其他元件或部件“下面的”或“下方”的元件然后被定位在其他元件或部件的“上面”。因此，示例性术语“在...下面的”既可包括上面的方向也可包括下面的方向。另外，可以调整装置的方向(旋转90度或其他方向)并且同样可以相应地解释本文使用的空间上相应的描述标号。
[0029]图1是根据本发明各个方面的用于制造器件的方法10的流程图。方法10制造微机电系统(MEMS)器件，更具体地，制造具有双结构层的MEMS器件。在块20中，提供绝缘体上娃衬底。SOI衬底包括通过绝缘层隔开的第一娃层与第二娃层。在块30中，对第一娃层进行处理以形成MEMS器件的第一结构层。在块40中，将第一结构层接合至衬底。在块50中，对第二硅层进行处理以形成MEMS器件的第二结构层。在块60中，可实施后续处理工艺以完成MEMS器件的制造。可在方法10之前、期间和之后提供附加步骤，并且对于方法的其他实施例可替代或省略所述一些步骤。接下来的讨论示出了器件的各个实施例，具体地，可根据图1的方法10制造的MEMS器件。
[0030]图2至图15是根据图1的方法10的处于各个制造阶段的器件100的部分或全部的示意性截面图。在所示实施例中，器件100包括集成电路器件，具体地，与MEMS器件集成的CMOS器件。因此，器件100可选地被称为CM0S-MEMS器件。为了清楚已简化了图2至图15以更好地理解本发明的发明概念。可在器件100中增加附加部件，并且对于器件100的附加实施例可替代或省略以下描述的一些部件。
[0031]在图2至图15中，对衬底105进行处理以形成MEMS器件110。在所示实施例中，MEMS器件110是运动传感器(例如，陀螺仪或加速计)。可选地，MEMS器件是RF MEMS器件(例如，RF开关、RF谐振器或RF滤波器)、MEMS磁力计、光学MEMS器件(例如，MEMS微镜)、MEMS振荡器、MEMS麦克风和/或任何其他MEMS型器件。本领域的技术人员将意识到MEMS器件可选地包括纳米机电元件，例如，MEMS器件可选地是纳米机电系统(NEMS)器件。参见图2，以处理衬底105作为开始，衬底105包括通过绝缘层116隔开的半导体层112与半导体层114。在所示实施例中，半导体层112和半导体层114是硅层，而绝缘层116是氧化物层。因此，衬底105是绝缘体上硅(SOI)衬底。通过使用注氧隔离(SMOX)、晶圆接合和/或其他适合的方法来制造SOI衬底。可选地，半导体层112和半导体层114包括其他半导体材料，和/或绝缘层116包括不同于氧化物材料的绝缘材料。在本实例中(图2)，半导体层112的厚度(T1)在约10 μ m至约60 μ m之间，而半导体层114的厚度(T2)在约500 μ m至约800 μ m之间。
[0032]在图3中，对半导体层112进行处理以形成MEMS器件110的第一结构(或惯性质量)层。例如，在半导体层112上方形成图案化的掩模层118，然后将图案化的掩模层118用作掩模来蚀刻半导体层112，从而在半导体层112内形成间隙119 (也称为开口或沟槽)。间隙119延伸贯穿整个半导体层112。在所示实施例中，图案化的掩模层118是诸如含氧化物层(例如，氧化硅层)的介电层。使用各种沉积工艺、光刻图案化工艺、蚀刻工艺、其他适合的工艺或它们的组合来形成图案化的掩模层118。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一可选实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。
[0033]在图4至图6中，通过减小间隙119的宽度来处理衬底105以提供MEMS器件110的小感测间隙。可选地，在MEMS器件110不需要小感测间隙的情况下，可以从以下工艺中省略图4至图6中对衬底105的处理，使得对衬底105的处理进行到参照图7所述的处理。在图4中，沿着半导体层112的侧壁形成介电层120，具体地，沿着半导体层112限定半导体层112中的间隙119的侧壁形成介电层120。在所示实施例中，进行氧化工艺以沿着侧壁形成氧化物层(其可被称为氧化物侧壁)。在一个实例中，氧化工艺将部分硅层(半导体层112)转化为氧化硅，使得介电层120是氧化硅层。在一个实例中，介电层120沿侧壁的厚度在约50nm至约I μ m之间。氧化物侧壁有利于小感测间隙，从而为MEMS器件110的面内(in-plane)运动提供了增强的感测性能。
[0034]在图5中，在间隙119内形成导电结构122。在所示实施例中，导电结构122是多晶硅结构。在一个实例中，多晶硅结构是经过掺杂的。通过在图案化的掩模层118上方沉积导电层以填充间隙119，然后对导电层执行回蚀工艺、化学机械抛光(CMP)工艺或它们的组合直至到达图案化的掩模层118，使得图案化的掩模层118作为蚀刻终止层来形成导电结构122。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD (APCVD)、其他沉积方法或它们的组合。
[0035]在图6中，基于MEMS器件110的设计要求，通过去除导电结构122继续处理工艺。例如，在图案化的掩模层118上方形成图案化的掩模层124，从而露出至少一个导电结构122，然后通过蚀刻工艺去除露出的导电结构122。去除后的导电结构122形成延伸贯穿半导体层112的间隙125。在所示实施例中，图案化的掩模层124是诸如含氧化物层(例如，氧化硅层)的介电层。对所示实施例进一步扩展，在导电结构122是多晶硅结构的情况下，蚀刻工艺选择性地蚀刻曝光的多晶硅结构。使用各种沉积工艺、光刻图案化工艺、蚀刻工艺、其他适合的工艺或它们的组合形成图案化的掩模层124。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或者用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。
[0036]在图7中，将衬底105接合至衬底126。在所示实施例中，衬底126是硅衬底。可选地，衬底126是另一种半导体衬底或其他适合的衬底。在本实例中，图案化的掩模层124影响衬底105和衬底126的固定连接(具体地，衬底126和MEMS器件110的第一结构层的连接)。更具体地，图案化的掩模层124影响衬底105和衬底126之间的熔融接合。熔融接合由衬底105和衬底126紧密接触引起，使得衬底105和衬底126因为原子吸引力(Vander Waal范德华力)而压在一起。在所示实施例中，因为图案化的掩模层124包括氧化硅(SiO2)，所以熔融接合由Si02/Si接合引起(例如，SiO2图案化的掩模层124与Si衬底105和126之间的接触)。本发明考虑了将衬底105接合至衬底126的其他类型和/或方法。
[0037]在图8至图14中，对半导体层114进行处理以形成MEMS器件110的第二结构层(或背板)。在图8中，进行减薄工艺以减小半导体层114的厚度。在本实例中，在减薄工艺之后，半导体层114的厚度(T3)在约0.5μπι至约20μπι之间。减薄工艺是回蚀工艺、化学机械抛光工艺、其他减薄工艺或它们的组合。在减薄工艺之后，在半导体层114的上方形成掩模层128。在所示实施例中，掩模层128是诸如含氧化物层(例如，氧化硅层)的介电层。
[0038]根据MEMS器件110的设计要求图案化掩模层128。例如，在MEMS器件110需要小感测间隙的情况下，参照图9继续处理工艺。可选地，在MEMS器件110不需要小感测间隙的情况下，可从以下工艺中省略图9中对衬底105的处理，使得对衬底105的处理进行到参照图10所述的工艺。在图9中，去除部分掩模层128、半导体层114和绝缘层116从而限定感测间隙130。图案化的掩模层128、图案化的半导体层114和图案化的绝缘层116的开口组合形成感测间隙130，并且使保留在半导体层112上的介电层132保持较薄。半导体层112上方的介电层132限定感测间隙130的厚度。在所示实施例中，介电层132是诸如氧化硅层的含氧化物层。在一个实例中，感测间隙130的厚度在约50nm至约I μ m之间。感测间隙130为MEMS器件110的面外(out-of-plane)运动提供了增强的感测性能。
[0039]在图10中，去除部分掩模层128、半导体层114和绝缘层116以限定通孔开口 134。图案化的掩模层128、图案化的半导体层114和图案化的绝缘层116中的开口组合以形成露出半导体层112的通孔开口 134。
[0040]在图11中，在感测间隙130中形成导电结构136，并且在通孔开口 134中形成导电结构138。在所示实施例中，导电结构136和138是多晶硅结构。在一个实例中，多晶硅结构是经过掺杂的。通过在图案化的掩模层128上方沉积导电层以填充感测间隙130和通孔开口 134，然后对导电层进行回蚀工艺、化学机械抛光(CMP)工艺或它们的组合直至到达图案化的掩模层128，使得图案化的掩模层128作为蚀刻终止层来形成导电结构136和138。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD (APCVD)、其他沉积方法或它们的组合。
[0041]在图12中，在部分导电结构138和图案化的掩模层128的上方形成接合部件140。在本实例中，接合部件140是单接合层。接合层包括诸如金属材料的导电材料或半导体材料。在所示实施例中，接合层包括诸如AlCu的金属材料。通过在图案化的掩模层128、导电结构136和导电结构138的上方沉积导电层，然后根据MEMS器件110的设计要求图案化导电层来形成接合部件140。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、其他沉积方法或它们的组合。使用光刻图案化工艺、蚀刻工艺、其他适合的工艺或它们组合来图案化导电层。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或者用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。
[0042]在图13中，使用本文所述的工艺进一步图案化掩模层128和半导体层114以限定MEMS器件110的第二结构层(或背板)。在图14中，执行处理工艺以去除部分掩模层128、绝缘层116、介电层120、掩模层124和掩模层118。在所不实施例中，在掩模层128、绝缘层116、介电层120、掩模层124和掩模层118是含氧化物层的情况下，执行牺牲氧化物释放工艺以去除这些层中的期望部分，从而完成MEMS器件110的制造。在一个实例中，牺牲氧化物释放工艺是诸如HF蒸汽工艺的蒸汽工艺。
[0043]在图15中，MEMS器件110随后与衬底180连接在一起。在本实例中，接合部件140和衬底180的接合部件182影响MEMS器件110和衬底180的固定连接以及电连接。在所示实施例中，接合部件182包括接合层186和接合层184。在本实例中，接合层186包括诸如AlCu的金属材料，并且接合层184包括诸如锗的半导体材料。接合层186和接合层184可选地包括其他材料。接合部件182与接合部件140接触，并且与接合部件140共同作用来影响MEMS器件110和衬底180的连接。在本实例中，接合部件182影响与接合部件140的共熔接合。通过加热两种(或多种)接触的材料使得两种(或多种)材料一起扩散形成合金组合物来形成共熔接合。因为接合部件182和接合部件140包括金属材料(例如，AlCu/Ge和AlCu)，所以共熔接合由金属/金属接合(A1/A1接合)和/或金属/半导体接合(Ge/Al接合)引起。可选地，通过使用不同的材料，共熔接合工艺可由其他金属/金属和金属/半导体接合引起，诸如Ge/Cu接合、Si/Au接合、Si/Al接合和/或其他适合的接合。本发明考虑了将MEMS器件110接合至衬底180的其他类型和/或方法。
[0044]衬底180是保护衬底。在本实例中，衬底180包括通过基于CMOS技术的工艺而设计并形成的集成电路器件或其一部分。因此，衬底180被称为CMOS衬底。可选或附加地，可使用其他集成电路制造技术来形成集成电路器件。CMOS衬底180包括衬底188。衬底188是诸如硅衬底的半导体衬底。可选或附加地，半导体衬底包括:基本半导体，包括锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP 和 / 或 GaInAsP ;或它们的组合。衬底 188 包括没有被单独示出但组合形成各个微机电元件的各种层，这些微机电元件可包括:晶体管，例如金属氧化物半导体场效晶体管(MOSFET)，包括CMOS晶体管、双极型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或η沟道场效晶体管(PFET/NEFT)；电阻器；二极管；电容器；电感器；熔丝；其他适合的元件或它们的组合。各种层可包括高k介电层、栅极层、硬掩模层、界面层、保护层、扩散/势垒层、介电层、导电层、其他适合的层或它们的组合。衬底188的各种层还可包括各种掺杂区、隔离部件、其他部件或它们的组合。微机电元件彼此互连以形成CMOS衬底180的一部分，诸如逻辑器件、存储器件(例如，静态随机存取存储器(SRAM))、射频(RF)器件、输入/输出(1/0)器件、系统级芯片(SoC)器件、其他适合类型的器件或它们的组合。
[0045]CMOS衬底180还包括设置在衬底188上方的多层互连(MLI)结构190。MLI结构190包括各种导电部件，诸如接触件和/或通孔的垂直互连件192和/或诸如导线的水平互连件194。在所示实施例中，导线194与MLI结构190的顶部导电层(可称为顶部金属(TM)层)相对应。各个导电部件192和194包括诸如金属的导电材料。在一个实例中，金属包括铝、铝/硅/铜合金、铜、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。MLI互连结构190中的各个导电部件192和194设置在层间(或级间)介电(ILD)层196内。ILD层196包括氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、掺碳氧化硅、Black Diamond? (加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB (苯并环丁烯)、SiLK (密歇根州米德兰陶氏化学公司)、聚酰亚胺、其他适合的材料或它们的组合。在一个实例中，ILD层196可具有多层结构。可通过包括旋涂、CVD、溅射或其他适合工艺的技术来形成ILD层196。在一个实例中，用包括镶嵌工艺(诸如双镶嵌工艺或单镶嵌工艺)的集成工艺形成MLI结构190和ILD 196。此外，例如，器件100经历进一步的处理工艺以形成用于封装和电连接的硅通孔(TSV)和/或其他部件。
[0046]图16至图29是根据图1的方法10的处于各个制造阶段的另一器件300的部分或全部的示意性截面图。图16至图29的实施例在许多方面与图2至图15的实施例类似。例如，在所示实施例中，器件300包括集成CM0S-MEMS器件。因此，为了清楚和简化，用相同的参考标号表示图2至图15和图16至图29中的类似的部件。为了清楚，已简化了图16至图29，以更好地理解本发明的发明概念。可在器件300中增加附加部件，并且在器件300的其他实施例中以下描述的一些部件可被替代或省略。
[0047]在图16至图29中，对衬底105进行处理以形成MEMS器件310。在所示实施例中，MEMS器件310是运动传感器(例如，陀螺仪或加速计)。可选地，MEMS器件是RF MEMS器件(例如，RF开关、RF谐振器或RF滤波器)、MEMS磁力计、光学MEMS器件(例如，MEMS微镜)、MEMS振荡器、MEMS麦克风和/或任何其他MEMS型器件。本领域的技术人员将意识到MEMS器件可选地包括纳米机电元件，例如，MEMS器件可选地是纳米机电系统(NEMS)器件。
[0048]在图16至图20中，对半导体层112进行处理以形成MEMS器件310的第一结构(或惯性质量)层。对MEMS器件310的半导体层112的处理与参照图2至图6描述的对MEMS器件110的半导体层112的处理类似。在图21中，与以上参照图7描述的MEMS器件110的衬底105与衬底126的接合类似，衬底105与衬底126接合在一起，使得MEMS器件310的第一结构层与衬底126连接在一起。
[0049]在图22至图28中，对半导体层114进行处理以形成MEMS器件310的第二结构层(或背板)。在图22中，与对MEMS器件110的半导体层114的处理相反，半导体层114被完全去除以露出绝缘层116。回蚀工艺、化学机械抛光工艺、其他去除工艺或它们的组合用于去除半导体层114。在去除半导体层114之后，与掩模层128类似(参照图8和图9所述)，根据MEMS器件310的设计要求图案化绝缘层116。例如，在MEMS器件310需要小感测间隙的情况下，参照图23继续处理工艺。可选地，在MEMS器件310不需要小感测间隙的情况下，可从以下工艺中省略图23中对衬底105的处理，使得对衬底105的处理进行到参照图24所述的处理工艺。在图23中，去除部分绝缘层116以限定感测间隙330。例如，图案化绝缘层116以包括限定感测间隙330的宽度并露出半导体层112的开口。在露出的半导体层112的上方形成介电层332以限定感测间隙330的厚度。在所示实施例中，介电层332是诸如氧化硅层的含氧化物层。在一个实例中，感测间隙330的厚度在约50nm至I μ m之间。感测间隙330为MEMS器件310的平面外运动提供了增强的传感性能。
[0050]在图24中，与参照图10所述的限定MEMS器件110的通孔开口 134类似，去除部分绝缘层116以限定通孔开口 334。例如，进一步图案化绝缘层116以包括露出半导体层112的通孔开口 334。在图25中，在感测间隙330和通孔开口 334中形成导电结构。例如，在图25中，在图案化的绝缘层116和半导体层112的上方形成导电层335，使得导电层335填充感测间隙330和通孔开口 334。在所示实施例中，导电层335是多晶硅层。可选地，导电层包括包括另一种导电材料。导电层335的厚度在约0.5 μ m至约20 μ m之间。通过沉积工艺形成导电层335，例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD (APCVD)、其他沉积方法或它们的组合。
[0051]对器件300后续的处理与对器件100的处理类似。例如，在图26中，与参照图12所述形成的接合部件140类似，在部分导电层335上方形成接合部件340。
[0052]在图27中，图案化导电层335以在感测间隙330中形成导电结构336以及在通孔开口 334中形成导电结构338。在所示实施例中，导电结构336和338是多晶硅结构。在一个实例中，多晶硅结构是经过掺杂的。在本实例中，使用光刻图案化工艺、蚀刻工艺、其他适合工艺或它们的组合图案化导电层335以形成导电结构336和导电结构338。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组
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[0053]然后，在图28中，与参照图14所述进一步限定MEMS器件110的第二结构层(或背板)的工艺类似，该工艺进一步限定MEMS器件310的第二结构层(或背板)。例如，在图28中，执行工艺以去除部分绝缘层116、介电层120、掩模层124和掩模层118。在所示实施例中，在绝缘层116、介电层120、掩模层124和掩模层118是含氧化物层的情况下，执行牺牲氧化物释放工艺以去除这些层中的期望部分，从而完成MEMS器件310的制造。在一个实例中，牺牲氧化物释放工艺是诸如HF蒸汽工艺的蒸汽工艺。在图29中，与参照图15所述的将MEMS器件110连接至衬底类似，MEMS器件310随后与衬底180连接在一起。例如，与器件100类似，器件300经历进一步的处理以形成用于封装和电连接的硅通孔(TSV)和/或其他部件。
[0054]图30至图42是根据图1的方法10处于各个制造阶段的另一器件500的部分或全部的示意性截面图。图30至图42的实施例在许多方面与图2至图15的实施例类似。例如，在所示实施例中，器件500包括MEMS器件。因此，为了清楚和简化，用相同参考标号表示图2至图15和图30至图42中的类似的部件。为了清楚，已简化了图30至图42，以更好地理解本发明的发明概念。可在器件500中增加附加部件，并且在器件500的其他实施例中，下述一些部件可被替代或省略。
[0055]在图30至图42中，对衬底105进行处理以形成MEMS器件510。在所示实施例中，MEMS器件510是MEMS麦克风。可选地，MEMS器件是运动传感器(例如，陀螺仪或加速计)、RF MEMS器件(例如，RF开关、RF谐振器或RF滤波器)、MEMS磁力计、光学MEMS器件(例如，MEMS微镜)、MEMS振荡器和/或任何其他MEMS型器件。本领域的技术人员将意识到MEMS器件可选地包括纳米机电元件，例如，MEMS器件可选地是纳米机电系统(NEMS)器件。
[0056]在图30和图31中，对半导体层112进行以形成MEMS器件510的第一结构层。在所示实施例中，第一结构层是MEMS器件510的背板。对MEMS器件510的半导体层112的处理与参照图2和图3所述的对MEMS器件110的半导体层112的处理类似。在图32中，与以上参照图7所述的MEMS器件110的衬底105与衬底126的接合类似，衬底105与衬底126接合在一起，使得MEMS器件510的第一结构层与衬底126连接在一起。在图32中，图案化的掩模层118影响衬底105和衬底126的固定连接(具体地，衬底126和MEMS器件510的第一结构层的连接)。
[0057]进一步，与MEMS器件110类似，在图32至图35中，对半导体层114进行处理以形成MEMS器件510的第二结构层。在所示实施例中，对半导体层114进行以形成MEMS器件510的麦克风膜(microphone membrane)。例如，与参照图8所述的对MEMS器件110的第二结构层的处理类似，在图32中，进行减薄工艺以减小半导体层114的厚度。在本实例中，在减薄工艺之后，半导体层114的厚度(T3)在约0.5μπι至约20μπι之间。减薄工艺是回蚀工艺、化学机械抛光工艺、其他减薄工艺或它们的组合。在减薄工艺之后，在半导体层114的上方形成掩模层128。在所示实施例中，掩模层128是诸如含氧化物层(例如，氧化娃层)的介电层。
[0058]根据MEMS器件510的设计要求图案化掩模层128。例如，在图33中，图案化掩模层128以限定延伸贯穿半导体层114的导电结构的位置和尺寸(诸如宽度)。导电结构可称为凸块结构。在图33中，去除部分掩模层128、半导体层114和绝缘层116以限定开口530。将图案化的掩模层128、图案化的半导体层114和图案化的绝缘层116的开口组合形成开口 530，开口 530延伸贯穿图案化的掩模层128和图案化的半导体层114，并且部分穿过绝缘层116。在图34中，在开口 530中形成导电结构534。在所示实施例中，导电结构534是多晶硅结构。在一个实例中，多晶硅结构是经过掺杂的。通过在图案化的掩模层128上方沉积导电层以填充开口 530，然后对导电层进行回蚀工艺、化学机械抛光(CMP)工艺或它们的组合直至到达图案化的掩模层128，使得图案化的掩模层128作为蚀刻终止层来形成导电结构534。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD (MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD (APCVD)、其他沉积方法或它们的组合。
[0059]在图35中，对图案化的掩模层128和半导体层114进行图案化以进一步限定MEMS器件510的第二结构层(这里指麦克风膜)。在本实例中，使用光刻图案化工艺、蚀刻工艺、其他适合的工艺或它们的组合对图案化的掩模层128和半导体层114进行图案化。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。此后，在图36中，在第二结构层上方形成介电层540，从而平坦化衬底105。在所示实施例中，介电层540是诸如氧化硅层的含氧化物层。
[0060]在图37中，图案化介电层540和绝缘层116以形成通孔开口 550。例如，使用诸如本文所述的光刻图案化工艺和蚀刻工艺去除部分介电层540和绝缘层116以限定通孔开口550。在所示实施例中，一个通孔开口 550延伸贯穿介电层540以露出半导体层114，并且另一个通孔开口 550延伸贯穿介电层540和绝缘层116以露出半导体层112。在图38中，导电部件554被形成为部分填充通孔开口 550。导电部件554有利于电连接至MEMS器件510的第一结构层和第二结构层(具体地，半导体层112和半导体层114)。在一个实例中，导电层被共形地沉积在衬底105上方然后被图案化以形成导电部件554。沉积和图案化工艺与本文所述的工艺类似。在所示实施例中，导电部件包括诸如AlCu的金属材料。
[0061]在图39中，在介电层540上方形成图案化的钝化层556。在本实例中，图案化的钝化层556完全或部分填充通孔开口 550。图案化的钝化层556包括可经受后续处理工艺的材料，具体为去除部分介电层540、绝缘层116、图案化的掩模层128和/或图案化的掩模层118的工艺，诸如牺牲氧化物释放工艺。在所示实施例中，图案化的钝化层556包括碳化硅(SiC)。可选地，图案化的钝化层556包括氮化铝(AlN)、氧化铝(Al2O3)，可经受后续处理工艺的其他材料或它们的组合。使用本文所述的沉积工艺、光刻图案化工艺和蚀刻工艺来形成图案化的钝化层556。此后，在图40中，在介电层540上方形成掩模层560，使得在后续的处理过程中覆盖并保护图案化的钝化层556和导电部件554。
[0062]在图41中，限定用于MEMS器件510的背腔570。使用本文所述的光刻图案化工艺和蚀刻工艺来限定背腔570。然后，在图42中，该工艺进一步限定MEMS器件510的第一结构层(这里指背板)和第二结构层(这里指麦克风膜)。例如，在图42中，执行工艺以去除部分绝缘层116、掩模层128、掩模层118、介电层540和掩模层560。在所不实施例中，在绝缘层116、掩模层128、掩模层118、介电层540和掩模层560是含氧化物层的情况下,执行牺牲氧化物释放工艺以去除这些层中的期望部分，从而完成MEMS器件510的制造。在一个实例中，牺牲氧化物释放工艺是诸如HF蒸汽工艺的蒸汽工艺。图案化的钝化层556包括可经受蒸汽工艺的材料。MEMS器件510可经历进一步的处理来完成制造。需要注意的是，上述制造工艺提供了具有薄麦克风膜(这里指半导体层114)和足够厚的背板(这里指半导体层112)的MEMS器件510。在一个实例中，薄麦克风膜的厚度在约I μ m至约5 μ m之间，而厚背板的厚度在约5 μ m至约10 μ m之间。
[0063]图43至图54是根据图1的方法10处于各个制造阶段的另一器件700的部分或全部的示意性截面图。图43至图56的实施例在许多方面与图2至图15和图30至图42的实施例类似。例如，在所示实施例中，器件700包括MEMS器件。因此，为了清楚和简化，用相同的参考标号表示图2至图15、图30至图42和图43至图54中的类似的部件。为了清楚，已简化了图43至图54，以更好地理解本发明的发明概念。可在器件700中增加附加部件，并且在器件700的其他实施例中，下述一些部件可被替代或省略。
[0064]在图43至图54中，对衬底105进行以形成MEMS器件710。在所示实施例中，MEMS器件710是MEMS麦克风。可选地，MEMS器件是运动传感器(例如，陀螺仪或加速计)、RFMEMS器件(例如，RF开关、RF谐振器或RF滤波器)、MEMS磁力计、光学MEMS器件(例如，MEMS微镜)、MEMS振荡器和/或任何其他MEMS型器件。本领域的技术人员将意识到MEMS器件可选地包括纳米机电元件，例如，MEMS器件可选地是纳米机电系统(NEMS)器件。
[0065]在图43和图44中，对半导体层112进行处理以形成MEMS器件710的第一结构层。在所示实施例中，第一结构层是MEMS器件710的背板。对MEMS器件710的半导体层112的处理与参照图30和图31所述的对MEMS器件510的半导体层112的处理类似。
[0066]在图45中，与以上参考图32所述的MEMS器件510的衬底105与衬底126的接合类似，衬底105与衬底126接合在一起，使得MEMS器件710的第一结构层与衬底126连接在一起。与对MEMS器件510的半导体层114的处理相反，半导体层114被完全去除以露出绝缘层116。回蚀工艺、化学机械抛光工艺、其他去除工艺或它们的组合用于去除半导体层114。在去除半导体层114之后，在半导体层112上方形成膜结构。例如，在图46中，去除部分绝缘层116以限定开口 730。此后，在图47中，在绝缘层116的上方形成导电膜结构732，使得导电膜结构732填充开口 730。在所示实施例中，导电膜结构732是多晶硅结构。在一个实例中，多晶硅结构是经过掺杂的。通过本文所述的沉积工艺、光刻图案化工艺、蚀刻工艺、其他工艺或它们的组合形成导电膜结构732。例如，在图案化的绝缘层116和半导体层112的上方形成导电层，使得导电层填充开口 730。在一个实例中，导电层的厚度在约
0.2 μ m至约10 μ m之间。通过沉积工艺形成导电层，例如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD (HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD (RPCVD)、等离子体增强CVD (PECVD)、低压CVD (LPCVD)、原子层CVD (ALCVD)、常压CVD(APCVD)、其他沉积方法或它们的组合。然后使用光刻图案化工艺、蚀刻工艺、其他适合的工艺或它们的组合来图案化导电层以形成导电膜结构732。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘)、其他适合的工艺或它们的组合。可选地，实施光刻曝光工艺或用诸如无掩模光刻、电子束直写或离子束直写的其他方法来替代光刻曝光工艺。在又一实施例中，光刻图案化工艺使用纳米压印技术。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。
[0067]对器件700后续的处理与对器件500的处理类似。例如，在图48中，在第二结构层上方形成介电层740，从而平坦化衬底105。在所示实施例中，介电层740是诸如氧化硅层的含氧化物层。在图49中，图案化介电层740以形成通孔开口 750。例如，使用诸如本文所述的光刻图案化工艺和蚀刻工艺去除部分介电层740以限定通孔开口 750。在所示实施例中，一个通孔开口 750延伸贯穿介电层740以露出导电膜结构732，而另一个通孔开口750延伸贯穿介电层740以露出半导体层112。在图50中，导电部件754被形成为部分填充通孔开口 750。导电部件754有利于电连接至MEMS器件710的第一结构层和第二结构层(具体地，半导体层112和导电膜结构732)。与参照图38所述的导电部件554类似，形成导电部件754。在图51中，与参照图39所述的MEMS器件510的图案化的钝化层556类似，在介电层740上方形成图案化的钝化层756。此后，在图52中，与参照图40所述的掩模层560类似，在介电层740上方形成掩模层760，使得在后续的处理过程中，覆盖并保护图案化的钝化层756和导电部件754。在图53中，与参照图41所述的MEMS器件510的背腔570类似，限定MEMS器件710的背腔770。然后，在图54中，工艺进一步限定MEMS器件710的第一结构层(这里指背板)和第二结构层(这里指麦克风膜)。例如，在图54中，执行工艺以去除部分绝缘层116、掩模层118、介电层740和掩模层760。在所示实施例中，在绝缘层116、掩模层118、介电层740和掩模层760是含氧化物层的情况下，执行牺牲氧化物释放工艺以去除这些层中的期望部分，从而完成MEMS器件710的制造。在一个实例中，牺牲氧化物释放工艺是诸如HF蒸汽工艺的蒸汽工艺。图案化的钝化层756包括可经受蒸汽工艺的材料。MEMS器件710可经历进一步的处理以完成制造。
[0068]本发明提供了各种实施例。一种示例性方法包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一娃层与第二娃层；处理第一娃层以形成MEMS器件的第一结构层；将第一结构层接合至衬底；以及处理第二硅层以形成MEMS器件的第二结构层。在一个实例中，衬底是硅衬底，并且硅衬底通过熔融接合被接合至第一结构层。在一个实例中，处理第二硅层以形成MEMS器件的第二结构层包括减小第二硅层的厚度；并且此后，形成延伸贯穿第二硅层的导电结构。在另一个实例中，处理第二硅层以形成MEMS器件的第二结构层包括去除第二硅层以露出绝缘层；并且此后，在绝缘层上方形成导电结构。在一个实例中，导电结构是多晶硅结构。在一个实例中，该方法进一步包括将第二结构层接合至CMOS衬底。在一个实例中，该方法进一步包括在衬底内形成背腔。
[0069]另一种示例性方法包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一娃层与第二娃层；处理第一娃层以形成MEMS器件的背板；将第一结构层接合至硅衬底；以及处理第二硅层以形成MEMS器件的膜。在一个实例中，处理第一硅层以形成背板包括图案化第一硅层使得间隙延伸贯穿第一硅层。在一个实例中，处理第二硅层以形成MEMS器件的膜包括减小第二硅层的厚度，并且此后，形成延伸贯穿第二硅层的多晶硅结构。在一个实例中，处理第二硅层以形成MEMS器件的膜包括去除第二硅层以露出绝缘层，并且此后在绝缘层上方形成多晶硅结构。在一个实例中，该方法进一步包括在硅衬底内形成背腔。
[0070]又一种示例性方法包括:提供绝缘体上硅(SOI)衬底，SOI衬底包括通过绝缘层隔开的第一娃层与第二娃层；处理第一娃层以形成MEMS器件的惯性质量件；将第一结构层接合至硅衬底；以及处理第二硅层以形成MEMS器件的背板。在一个实例中，处理第一硅层以形成惯性质量件包括图案化第一硅层使得间隙延伸贯穿第一硅层。在一个实例中，处理第二硅层以形成MEMS器件的电极和/或机械弹簧包括减小第二硅层的厚度，并且此后，形成延伸贯穿第二硅层的多晶硅结构。在一个实例中，处理第二硅层以形成MEMS器件的膜包括去除第二硅层以露出绝缘层，并且此后在绝缘层上方形成多晶硅结构。在一个实例中，该方法进一步包括将第二结构层接合至CMOS衬底。
[0071]上文已概述了几个实施例的特征，使得本领域的技术人员可更好地理解本发明的内容。本领域的技术人员应理解他们可容易使用本发明作为用于执行本文介绍的实施例的相同目的和/或实现相同优点的用于设计或修改其他工艺和结构的基础。本领域的技术人员还应意识到这种等效构造不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可进行各种改变、替换和变更。
【权利要求】
1.一种方法，包括: 提供绝缘体上硅(SOI)衬底，所述SOI衬底包括通过绝缘层隔开的第一硅层和第二硅层； 对所述第一硅层进行处理以形成MEMS器件的第一结构层； 将所述第一结构层接合至一衬底；以及 对所述第二硅层进行处理以形成所述MEMS器件的第二结构层。
2.根据权利要求1所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的第二结构层包括: 减小所述第二硅层的厚度；以及 此后形成延伸贯穿所述第二硅层的导电结构。
3.根据权利要求1所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的第二结构层包括: 去除所述第二硅层以露出所述绝缘层；以及 此后在所述绝缘层上方形成导电结构。
4.一种方法，包括: 提供绝缘体上硅(SOI)衬底，所述SOI衬底包括通过绝缘层隔开的第一硅层和第二硅层； 处理所述第一硅层以形成MEMS器件的背板； 将所述背板接合至一衬底；以及 处理所述第二硅层以形成所述MEMS器件的膜。
5.根据权利要求4所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的膜包括: 减小所述第二硅层的厚度； 此后形成延伸贯穿所述第二硅层的多晶硅结构。
6.根据权利要求4所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的膜包括: 去除所述第二硅层以露出所述绝缘层；以及 此后在所述绝缘层上方形成多晶硅结构。
7.一种方法，包括: 提 供绝缘体上硅(SOI)衬底，所述SOI衬底包括通过绝缘层隔开的第一硅层与第二硅层； 处理所述第一硅层以形成MEMS器件的惯性质量件； 在处理所述第一硅层后，将所述惯性质量件接合至一衬底；以及 在接合所述惯性质量件后，处理所述第二硅层以形成所述MEMS器件的背板。
8.根据权利要求7所述的方法，其中，处理所述第一硅层以形成所述惯性质量件包括:图案化所述第一硅层使得间隙延伸贯穿所述第一硅层。
9.根据权利要求7所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的背板包括: 减小所述第二硅层的厚度；以及此后形成延伸贯穿所述第二硅层的多晶硅结构。
10.根据权利要求7所述的方法，其中，处理所述第二硅层以形成所述MEMS器件的背板包括: 去除所述第二硅层以露出所述绝缘层；以及 此后在所述 绝缘层上方形成多晶硅结构。
【文档编号】B81B7/00GK103964376SQ201310148440
【公开日】2014年8月6日 申请日期:2013年4月25日 优先权日:2013年1月24日
【发明者】朱家骅, 李德浩, 李久康, 梁凯智, 林宗贤, 郑钧文 申请人:台湾积体电路制造股份有限公司