专利名称：测试诊断通过区域阵列集成电路的电通路的方法和设备的制作方法
技术领域：
本发明一般地涉及测试和诊断电通路的方法和设备。
背景技术：
在制造过程中，需要测试电路组件(例如印刷电路板和多芯片模块)的互连缺陷，例如断路焊点、断开的连接器、以及弯曲或未对齐的引线(例如引脚、焊球或弹性触头)。测试这些缺陷的一种方法是通过电容性引线框架测试。图1和图2图示了电容性引线框架测试的一种示例设置。图1图示了包括集成电路(IC)封装102和印刷电路板104的电路组件100。封闭在IC封装中的是IC 106。IC通过多根接合导线(bond wire)112、114被接合到引线框架的引线108、110。这些引线又被焊接到印刷电路板上的导电迹线。但是，注意引线108中之一并不焊接到印刷电路板，从而产生“断路”缺陷。
位于IC封装102之上的是电容性引线框架测试组件116。所示出的示例性测试组件116包括感应板118、接地面120和缓冲器122。该测试组件被耦合到交流(AC)检测器124。第一接地测试探头TP_1被耦合到IC封装的引线110。第二测试探头TP_2被耦合到IC封装的引线108。第二测试探头还被耦合到AC源126。
图2示出了与图1所示装置等效的电路。在该等效电路中，CSense是感应板118和被感应的引线108之间所得的电容，CJoint是引线108和假定要焊接引线的导电迹线(在印刷电路板上)之间所得的电容。开关S代表所测试的引线的质量。如果所测试的引线是好的，则开关S接通，并且AC检测器所得的电容是CSense。如果所测试的引线是坏的，则开关S断开，并且AC检测器所得的电容是CSense*CJoint/(CSense+CJoint)。如果CSense被选择为远大于任何可能的CJoint，那么坏的引线将导致AC检测器得到接近CJoint的电容。因此，AC检测器必需有足够的精度来分辨CSense和CJoint。
在Crook等人的题为“Identification of Pin-Open Faults by CapacitiveCoupling Through the Integrated Circuit Package”的美国专利No.5,557,209中，以及Kerschner的题为“Capacitive Electrode System for Detecting OpenSolder Joints in Printed Circuit Assemblies”的美国专利No.5,498,964中，可以找到对电容性引线框架测试的更多更详细的解释。
多年来，各种因素干扰着电容性引线框架测试的成功。一个因素是在IC引线框架和测试器的感应板之间缺少电容性耦合。这个问题很大程度上根源于当前IC封装及其引线框架的微型化，以及在引线框架和感应器板之间接地保护和散热器的置入(其中一些在IC封装之内)。“区域连接(area connection)”封装也加剧了引线框架的微型化。在区域连接封装中，封装的引线框架被布置成封装表面上的阵列，而非沿着封装的边成行布置。封装区域连接的示例包括球栅阵列(BGA，在封装表面上包括多个焊球的引线框架)和矩栅阵列(LGA，在封装表面上包括多个被印制或丝印的触点焊盘的引线框架)。区域连接封装的优点可能在于它们通常使得用于将封装的IC耦合到其引线框架的信号迹线的长度最小。但是，其也可能干扰电容性引线框架测试，因为其有时难以将电容性引线框架测试器的感应板定位得足够靠近其引线框架，并且其可能在IC和任何外部测试探头之间具有散热器或者屏蔽。
在Parker等人的题为“Integrated or Intrapackage Capability for TestingElectrical Continuity Between an Integrated Circuit and Other Circuitry”的美国专利No.6,087,842和6,097,203中公开了解决IC微型化的某些问题的一种方法。这些专利教导了将电容性感应器布置在IC封装内部，如图3所示。如果小心地选择了这种感应器的布置，那么就可以增加感应器和封装的引线框架之间的电容性耦合，这部分是因为将电容性感应器布置在内部可以避开IC封装的屏蔽和散热结构。在图3中，集成电路管芯200安装到底座基体202上。管芯200电连接到接合导线204，接合导线204又被连接到引线206。引线206是引线框架延伸到封装内部的部分。在图3中，封装被示为具有单独的盖子208。一般而言，封装可以没有单独的盖子。
封装组件可以包括接地屏蔽210或者散热器212。电容性探头214被包括在封装组件内部。探头214可以是圆环或者矩形条，接近但不碰到接合导线204或者引线框架。探头可以具有用于信号源或者测量电路系统的不同外部电耦合216(电阻性或者电容性)，如图1-2所示。电容性测试探头218可以被布置在封装的底座的外侧表面上。
图3的内部测试探头设计的一个缺点是对集成电路封装增加了更多的层。随着IC变得更加密集以及当前的微型化，区域阵列封装或者多芯片模块正变得更加复杂，从而有效地将信号、接地和功率从微型化管芯路由到印刷电路组件上的迹线。为了将大量的信号、接地和功率线从IC路由到印刷电路组件，这些封装可能具有很多路由层。因此，为支持内部测试探头而对这种封装增加更多的层，就增加了封装设计和制造的成本。此外，某些区域阵列封装具有内部功率、接地和散热层，它们可能干扰与IC的电容性耦合。
存在对克服现有技术的缺点而不对封装另外增加层的内部测试探头结构的需要。
发明内容
公开了一种能够测试通过电路组件上的区域阵列集成电路的电通路的连续性的设备。所述设备可以包括在所述区域阵列封装上的测量访问目标触点。区域阵列封装的一个或多个层内的填充金属可以被连接到所述测量访问目标触点。
公开了一种用于测试通过电路组件上区域阵列集成电路的电通路的连续性的方法。所述方法可以包括激励所述电路组件的一个或多个节点；将测试探头耦合到所述区域阵列封装上的测量访问目标触点，其中所述测量访问目标触点连接到所述区域阵列封装的所述信号路由层中的填充金属；并且通过耦合到所述测试探头的测试器来测量所述电路组件上的区域阵列封装的电特性，以判断通过所述电路组件上的所述区域阵列的电通路的连续性。
通过参照以下结合附图的详细说明，对本发明更完整的认识和许多伴随的优点将被更好地理解，同时将变得更加清楚，附图中相似的标号指示相同或者相似的部件，其中图1图示了用于电路组件的电容性测试的示例性设置；图2图示了电容性测试的示例性电路；图3图示了具有内部电容性测试板的集成电路的侧剖视图；图4A-4D图示了示例性区域阵列封装的各种信号路由层的俯视图；图5A-5D图示了图4A-4D所示的示例性区域阵列封装的信号路由层的侧剖视图；图6图示了图4C的俯视图，示出了路由层和填充金属的示例性物理细节；图7图示了图4C的俯视图，示出了路由层和填充金属的第二示例性物理布局；图8图示了区域阵列封装的层之间的示例性通孔的侧剖视图；图9图示了具有与信号路由层的填充金属相连接的测量访问目标的示例性区域阵列封装的放大侧视图；图10图示了图9的示例性区域阵列封装的俯视图；图11图示了根据本发明对电路组件上的区域阵列封装的电通路进行电容性测试的示例性设置；和图12图示了根据本发明对通过电路组件上的区域阵列封装的电通路的连续性进行测试的示例性方法的流程图。
具体实施例方式
典型的区域阵列封装是由如图4A-D和图5A-D所示的一系列层叠的电路层所构成的。层300-306用作这样的平面，其将信号迹线308-314从节距非常小的栅格上的IC管芯接合凸块(bonding bump)316路由到封装底部上大得多的球栅阵列的焊球328。层300-306可以具有利用通孔318-324实现的垂直连接，以在平面之间路由信号。图4A-D和图5A-D所示的信号路由层是“逻辑的”，没有示出实现细节。
区域阵列封装还包含功率和接地分配平面，它们也用于创建信号的受控阻抗环境并减小外部干扰。功率和接地平面通常将屏蔽从信号迹线到放置在封装顶部之上的电容性感应器的任何电容性耦合，这就降低或者消除了测试断路焊点或者缺少焊球的能力。这些信号平面之间的接地和功率平面没有在图4A-D和图5A-D中示出。
图6示出了加上实施例细节的层304。具体而言，在已经定义所有重要特征之后，在层上包括或者留下填充金属330。填充金属330覆盖层304的所有其他元件(通孔、信号路由迹线等)之间的绝大部分层304。填充金属304提高了层的机械平坦性，还帮助在层的整个表面区域上散热。填充金属304电“悬浮”，因为除了通过电容连接到区域阵列封装的层304上方和下方的功率和接地平面(未示出)外，它通常不连接到任何物体上。填充金属可以如图6所示地被最大化，其中全部的迹线312和通孔322都被隔开在路由层设计规则中所规定的最小距离(Y-X)。如图7所示，在某些情况下填充金属也可以被隔开一个比该最小距离(Y-X)更大的距离(B-A)，以最小化如果填充金属变成短接到迹线312或者通孔322就可能发生的产出损失。
在任何信号迹线金属312和通孔焊盘322及填充金属330之间，将有一个小的电容。该电容将随迹线和填充金属的参数变化。例如，迹线和填充金属高度将影响电容，间隔也会影响电容。间隔越宽，电容越低。迹线312沿着填充金属330的延伸长度将影响电容。延伸长度越长，电容越高。层(300-306)的绝缘和层叠材料(未示出)的介电常数也将影响填充金属330和迹线及通孔之间的电容。可以从这些特征计算填充金属到迹线和通孔的电容。
如图8所示，额外的通孔332被用来将多个层的填充金属330电连接到一起。正常情况下，在区域阵列封装中填充金属330不会从一个层连接到另一个层。但是，因为某些信号迹线可能只出现在特定的层上，所以如果需要的话，不同层的填充金属区域可以被接合在一起来提高填充金属和特定信号迹线之间的电容。
这也提供了另一个增加电容性耦合的机会。通孔高度、宽度、间隔和层介电常数共同决定了迹线通孔322和填充金属通孔332之间的电容。
填充金属和信号迹线之间可以建立的电容将相当地小，通常肯定小到毫微微法拉的范围内。对于每个到填充金属的信号而言，可以用于测量断路焊接的实际目标值应当在10-20毫微微法拉的范围内。
图9-10图示了区域阵列封装370的示例性实施例，其具有安装到顶部接地层352的集成电路管芯315，在功率平面354、358和接地平面352、356、360之间分布有信号迹线/填充金属层300-306。球栅阵列328可以安装到底部接地平面360。信号迹线/填充金属层300-306的填充金属330可以被接合起来并且引导到顶层，以通过填充金属连接或者通孔332与测量访问目标350连接。
测量访问目标350位于顶部平面352上。测量访问目标350可以被用来与测试探头进行电阻性接触或者电容性耦合。如图1所示的测试探头可以通过安装到感应板118底部的小导体进行电阻性接触，其将感应板直接连接到区域阵列封装的顶层上的填充金属目标或者测量访问目标350。
由于需要用环氧树脂混合物填充顶层以在管芯上形成保护层，许多集成电路将不会具有暴露的顶表面。在这种情况下，当使得测量访问目标350非常接近感应板118时，测量访问目标350可以电容性耦合到感应板118。从感应板118到测量访问目标350的电容应当比区域阵列封装的填充金属300和信号迹线308-314之间较大的电容大很多(例如10倍)。这将防止所感应信号的衰减。
电路设计者可能会关心如果信号之间的电容有意增加而变得比这更大的问题。例如，如果管芯具有电容性耦合到填充金属的若干输出和一个输入，到输入的小电容限制了并行输出的加成效应，即使许多输出可能正在并行地将信号能量注入到填充金属中。此外，填充金属具有到其上方和下方的接地和功率平面的大得多的电容。这将分割并分流掉绝大部分反馈信号，并使对电路性能的有害影响最小化。但是，这个因素支持将对填充金属的电容性耦合保持在较低(毫微微法拉)范围。
图11图示了对电路组件100上的区域阵列封装370的电通路进行电容性测试的示例性设置，该电路组件100可以包括印刷电路板。区域阵列封装包括IC315。IC315通过多个焊接凸块315或者其他已知技术安装到区域阵列的顶层。凸块315又经由区域阵列封装370的各个信号/填充金属层300-306的信号迹线308-314和通孔318-324，从顶层352路由到底层360上的焊球阵列328。焊球328被焊接或者连接到电路组件100。但是注意，焊球之一508没有被焊接到印刷电路板，由此产生“断路”缺陷。
位于IC封装370上方的是电容性测试探头116。示出的示例性测试探头116包括感应板118、接地平面120和缓冲器122，如图1所示。图11的测试组件耦合到交流(AC)检测器124。第一接地测试探头TP_1耦合到IC封装370的焊球510。第二测试探头TP_2耦合到IC封装370的引线508。第二测试探头还耦合到AC源126。
电容性测试探头116电容性耦合到区域阵列封装370的顶层352上的测量访问目标350。测量访问目标350通过填充金属接触通孔332连接到信号路由层300-306的填充金属330。信号路由层300-306的填充金属330电容性耦合到信号路由层300-306的信号迹线308-314。注意，图11中的区域阵列封装370示出了保护密封层372。密封层372可以是环氧树脂或者其他已知密封材料。如果不使用密封层372，那么测试探头可能会与测量访问目标350进行电阻性接触。
在操作中，图11的测试设置将与图1-3的测试设置类似地工作，利用填充金属提供与信号路由层上的信号迹线的电容性耦合，使得可以评价通过电路组件和区域阵列的电通路的连续性。
在使电路组件100准备好用于测试后，激励电路组件100的一个或多个节点(TP_2)(例如通过AC信号源126)，而电路的其他节点TP_1可以被接地(以减小噪音和无关信号拾取)。如果区域阵列处于良好状况并且焊球508正确地连接到电路组件100，那么检测到的电容应当等于预定电容(C)±预定误差( )。如果焊球508断路或者区域阵列有故障，那么将检测到不同的电容。如果此电容差可以被电容性测试探头和检测器检测到并且其大于 ，那么它可以被用来判断在印刷电路板和区域阵列之间的电通路是否在焊球508处存在断路。通过顺序激励电路组件下的与电路组件100和区域阵列封装370之间的每个焊球连接相关联的节点，可以继续对电路组件100的测试。
图12图示了根据本发明的示例性实施例，用于测试通过电路组件上的区域阵列封装的电通路连续性的示例性方法600的流程图。方法600开始于将感应板或者测试探头耦合(602)到测量访问目标，该测量访问目标连接到电路组件上的区域阵列封装的信号路由层的填充金属。虽然此处出于举例说明的目的而将此耦合描述为电容性的，但是感应板或者测试探头也可以通过例如电阻性接触或者电感性的其他方式被耦合。电路组件的一个或者多个节点被激励(604)，并且通过耦合到测量访问目标的感应板或者测试探头来测量电特性(606)。然后将所测量的电特性与至少一个阈值进行比较，以评价通过电路组件的电通路的连续性(608)。
虽然这里已经公开了特定的实施例来举例说明和教导本发明，但其他实施例也是可以预见到的。例如，虽然连接信号路由层的填充金属的通孔332被示出为基本上成一排，但是这绝非仅有的实施例，层之间的通孔332可以不只一种并且可以布置在通孔在信号路由层的设计规则内有意义的任何位置。虽然出于举例说明的目的，公开的测量电特性为电容，但可以测量其他电特性，例如电感。此外，可以使用本发明的教导同时测试电路组件上的多个区域阵列封装的电连续性。所有上述测试方案都在这些教导的范围内，并且是发明人所预料到的。
虽然已经为举例说明的目的公开了本发明的优选实施例，但本领域技术人员将认识到各种修改、增加和替换都是可能的，而不会背离本发明的范围和精神，这些都产生仍落在所附权利要求范围内的等价实施例。所附权利要求应被理解为包括这些变化，除了被现有技术所限外。
权利要求
1.一种设备，包括集成电路封装；所述集成电路封装内的至少一个信号路由层，其在迹线和通孔之间具有填充金属；和至少一个测量访问目标，其连接到所述集成电路封装的至少一个填充金属层。
2.如权利要求1所述的设备，其中所述集成电路封装是区域阵列封装。
3.如权利要求1所述的设备，其中所述集成电路封装是球栅阵列式封装。
4.如权利要求1所述的设备，其中所述至少一个测量访问目标被配置成电容性耦合所述集成电路封装内的所述填充金属与测试器的电容性测试探头。
5.如权利要求1所述的设备，其中所述至少一个测量访问目标被配置成使得在所述集成电路封装内的所述填充金属与测试器的测试探头之间电阻性接触。
6.一种设备，用于测试通过电路组件的区域阵列集成电路的电通路的连续性，所述设备包括所述区域阵列内具有填充金属的至少一个信号路由层；和至少一个测量访问目标，其连接到所述至少一个信号路由层的所述填充金属。
7.如权利要求6所述的设备，其中所述至少一个测量访问目标被配置成电容性耦合所述区域阵列封装的所述填充金属与测试器的电容性测试探头。
8.如权利要求6所述的设备，其中所述至少一个测量访问目标被配置成使得所述区域阵列封装的所述填充金属与测试器的测试探头之间电阻性接触。
9.一种用于制造区域阵列封装的方法，所述方法包括形成至少一个具有填充金属的路由层；形成至少一个测量访问目标；和在所述填充金属和所述至少一个测量访问目标之间形成至少一个连接。
10.一种用于制造区域阵列封装的方法，所述方法包括形成多于一个具有填充金属的信号路由层；电连接所述多于一个信号路由层的所述填充金属；形成至少一个测量访问目标；和将所述至少一个测量访问目标电连接到所述填充金属。
11.如权利要求10所述的用于制造区域阵列封装的方法，其使用标准的印刷电路板制造技术。
12.一种用于测试通过电路组件上区域阵列的电通路的连续性的方法，包括将信号路由层之间的填充金属连接到所述区域阵列的外部测量访问目标；将测试探头耦合到所述区域阵列的所述测量访问目标；激励所述电路组件的一个或多个节点；测量电特性；和将所测量的电特性与至少一个阈值进行比较，以评价通过所述区域阵列的电通路的连续性。
13.如权利要求12所述的方法，其中所测量的电特性是电容。
14.如权利要求12所述的方法，其中所测量的电特性是通过耦合到所述测量访问目标的电容性测试探头而被测量的。
15.如权利要求12所述的方法，其中所测量的电特性是电感。
16.如权利要求12所述的方法，其中所测量的电特性是通过耦合到所述测量访问目标的电阻性接触测试探头而被测量的。
17.如权利要求12所述的方法，其中所述电特性是通过测量通过所述区域阵列节点、通过所述填充金属、通过所述区域阵列的所述信号迹线、通过所述测量访问目标的电通路的特性而获得的。
18.一种用于判断通过电路组件的电通路的连续性的方法，所述电路组件包括具有信号路由层的区域阵列封装，所述方法包括激励所述电路组件的一个或多个节点；将测试探头耦合到所述区域阵列封装的测量访问目标，其中所述测量访问目标与所述区域阵列封装的所述信号路由层的填充金属相连接；利用连接到所述测试探头的测量设备来测量所述电路组件的一个或多个电特性；和使用所述一个或多个被测量的电特性来评价通过所述电路组件的所述区域阵列的电通路的连续性。
19.如权利要求18所述的方法，其中所述测试探头是电容性耦合到所述测量访问目标的电容性测试探头。
20.如权利要求18所述的方法，其中所述测试探头电阻性耦合到所述测量访问目标。
全文摘要
本发明公开了一种能够测试通过电路组件的区域阵列封装的电通路的设备。所述设备可以包括在所述区域阵列封装上的测量访问目标，其中所述测量访问目标连接到所述区域阵列封装的信号路由层中的填充金属。还公开了一种用于测试通过电路组件区域阵列的电通路的连续性的方法。在所述方法中，激励所述电路组件的一个或多个节点；将测试探头耦合到所述区域阵列封装上的测量访问目标，其中所述测量访问目标与所述区域阵列封装的所述信号路由层中的填充金属相连接；并且通过耦合到所述测试探头的测试器来测量电特性，以判断通过所述电路组件的所述区域阵列的电通路的连续性。
文档编号G01R31/02GK1693913SQ200410103588
公开日2005年11月9日 申请日期2004年12月30日 优先权日2004年4月30日
发明者肯尼思·P·帕克, 努尔韦特·S·德夫南尼 申请人:安捷伦科技有限公司