专利名称：一种高精度光电编码测深电路的制作方法
技术领域：
本实用新型涉及测井用电缆绞车系统，特别涉及一种高精度光电编码测深电路。
背景技术：
现在测井用电缆绞车系统的CPU大多采用的是单片机，由于单片机本身的局限性，位数一般为8位且没有专用浮点运算功能，使得运算速度慢，测量的精确度不够高。深度测量的准确性对油气的采收尤为重要，只有将测量数据与准确的深度值对应起来，才能真实地反映地层信息，确定油、气、水层的位置，否则就会造成经济损失。本实用新型采用的32位数字信号处理器芯片(DSP)和现场可编程逻辑芯片(FPGA)，使得测量的实时性与精度比单片机要优越许多。
发明内容
本发明的目的在于提供测井过程中的一种高精度光电编码测深电路，以达到准确确定油、气、水层的位置。
本发明的技术方案如下一种高精度光电编码测深电路，包括DSP芯片IC1、数据和程序存储芯片IC2、电平转换芯片IC3、为DSP芯片IC1提供时钟信号的晶振IC4、FPGA芯片IC5、程序存储器芯片IC6、为FPGA芯片IC5提供时钟信号的晶体振荡器IC7、光电编码器IC10、扬声器IC12、通信接口芯片IC13、电源调节电路IC11以及驱动电路IC8-1、IC8-2、IC9-1、IC9-2。其特征在于，光电编码器IC10的A、B两相输出矩形脉冲分别经驱动电路IC8-1、IC8-2驱动后进入FPGA芯片IC5的通用输入/输出引脚I/O17、I/O18。
DSP芯片IC1的数据线D8～D23与FPGA芯片的IC5的通用输出引脚I/O0～I/O15相连。DSP芯片IC1的中断引脚INT1与FPGA芯片的IC5的通用输出引脚I/O16相连。FPGA芯片的IC5的CCLK引脚、DIN引脚分别与程序存储器芯片IC6的CLK引脚、D0引脚相连，FPGA芯片的IC5的配置完成DONE引脚、配置PROM引脚、初始化INIT引脚分别通过上拉电阻R5、R6、R7与程序存储器芯片IC6的CE引脚、CF引脚、OE引脚相连。FPGA芯片IC5的模式选择引脚M0、M1分别接地和通过上拉电阻R10接高电平，FPGA芯片IC5的通用输入引脚I/O19与晶体振荡器IC7的OSC引脚相连。
DSP芯片IC1的地址线A0～A17与数据和程序存储芯片IC2的地址线A0～A17相连，DSP芯片IC1的数据线D0～D7通过电平转换芯片IC3与数据和程序存储芯片IC2的数据线D0～D7相连；DSP芯片IC1的CLKX0引脚通过上拉电阻R1、R2以及驱动电路IC9-1与数据和程序存储芯片IC2的OE使能引脚相连；DSP芯片IC1的R/W引脚与数据和程序存储芯片IC2的WE写使能引脚以及电平转换芯片IC3的DIR引脚相连；DSP芯片IC1的地址线A18与电平转换芯片IC3的OE使能引脚相连；DSP芯片IC1采用外部时钟方式，其EXTCLK外部时钟引脚与晶体振荡器IC4的OSC引脚相连，XIN引脚与GND引脚相连。电源调节电路IC5分别与DSP芯片IC1的电源引脚CVDD、DVDD以及RESET复位引脚相连。DSP芯片IC1的TCLK1引脚通过驱动电路IC9-2与扬声器IC12相连。DSP芯片IC1的串口数据发送引脚DX0与通信接口芯片IC13的TTL/COMS电平输入引脚T1IN相连，通信接口芯片IC13的RS232电平输出引脚T1OUT与计算机的RS323接口相连；计算机的RS232接口与通信接口芯片IC13的RS232电平输入引脚R1IN相连，通信接口芯片IC13的TTL/COMS输出引脚R1OUT与DSP芯片IC1的串口数据接收引脚DR0相连。
采用本实用新型的光电编码测深电路，利用FPGA、DSP作为整个电路控制和数据处理的核心，FPGA对经驱动的光电编码器输出脉冲进行消抖、鉴相、计数等处理后送到DSP，由DSP计算测井电缆的深度，从而实现了实时准确的测深；当计算出的测井电缆深度达到某设定的报警参数值，能够实现报警功能；同时能够通过通信接口芯片将测井电缆深度回放到计算机，进行深度图形绘制。
图1是本实用新型的电路原理框图。
图2是本实用新型的电路原理图。
具体实施方式
本实用新型的一种高精度光电编码测深电路原理框图如图1所示，包括光电编码器电路、DSP与FPGA电路、DSP的程序与数据存储电路、FPGA程序存储电路、电平转换电路、时钟电路、报警电路、通信接口电路、电源调节电路。利用FPGA、DSP作为整个电路控制和数据处理的核心，其中FPGA对经驱动的光电编码器输出的脉冲进行消抖、鉴相、计数等处理后送到DSP，再由DSP实时计算测井电缆的深度，当计算出的测井电缆深度达到某设定的报警参数值时，报警器就会报警。同时测井电缆深度通过通信接口芯片将数据回放到计算机，以便于绘制图形。
FPGA的程序存储电路主要用于存储程序，上电后，将程序存储电路中的程序装载至FPGA，使FPGA对光电编码器的输出的脉冲进行处理，并将处理后的数据送至DSP。
DSP的程序和数据存储电路主要用以存储程序和数据，DSP上电后，首先DSP将程序存储电路中的程序引导至DSP内部高速RAM区，然后DSP开始全速执行程序，计算测井电缆的深度。DSP的程序和数据存储电路所存放的数据包括预置的测井目的层深度、报警参数以及当前电缆的测井深度。若电缆的测井深度达到所设置报警参数值时，DSP通知报警器报警，其中报警参数包括电缆下放期间距目的层一定距离的深度值以及电缆上提期间距井口一定距离的深度值。另外电缆的测井深度经通信接口芯片实现向计算机的数据回放，以便绘制图形。
电源调节电路用于提供电路所需的直流电源。
本实用新型的具体电路原理图如图2所示，包括DSP芯片IC1、数据和程序存储芯片IC2、电平转换芯片IC3、为DSP芯片IC1提供时钟信号的晶体振荡器IC4、FPGA芯片IC5、程序存储器芯片IC6、为FPGA芯片IC5提供时钟信号的晶体振荡器IC7、光电编码器IC10、扬声器IC12、通信接口芯片IC13、电源调节电路IC11以及驱动电路IC8-1、IC8-2、IC9-1、IC9-2。其特征在于光电编码器IC10的A、B两相输出矩形脉冲分别经驱动电路IC8-1、IC8-2驱动后进入FPGA芯片IC5的通用输入/输出引脚I/O18、I/O19。
光电编码器IC10的A、B两相输出矩形脉冲分别经驱动电路IC8-1、IC8-2驱动后与FPGA芯片IC5的通用输入引脚I/O17、I/O18相连。DSP芯片IC1的数据线D8～D23与FPGA芯片的IC5的通用输出引脚I/O0～I/O15相连。DSP芯片IC1的中断引脚INT1与FPGA芯片的IC5的通用输出引脚I/O16相连。FPGA芯片的IC5的CCLK引脚、DIN引脚分别与程序存储器芯片IC6的CLK引脚、D0引脚相连，FPGA芯片的IC5的DONE引脚、PROM引脚、INIT引脚分别通过上拉电阻R5、R6、R7与程序存储器芯片IC6的CE引脚、CF引脚、OE引脚相连。FPGA芯片IC5的模式选择引脚M0、M1分别接地和通过上拉电阻R10接高电平，FPGA芯片IC5的通用输入引脚I/O19与晶体振荡器IC7的OSC引脚相连。
光电编码器IC10的A、B两相的输出脉冲分别经驱动电路驱动后通过FPGA芯片IC1进行处理FPGA芯片IC5上电后，通过内部时钟电路由配置时钟引脚CCLK向程序存储芯片IC6的CLK引脚输出频率为1MHz的时钟信号，在该时钟信号的每一个上升沿，程序存储芯片IC6的内部地址计数器加1，并通过数据输出引脚D0向FPGA芯片IC5的引脚DIN传送一位数据，直到全部程序装载到FPGA为止。FPGA芯片IC5的下载数据控制引脚DONE和初始化引脚INIT分别与程序存储芯片IC6的片选引脚CE和使能引脚OE相连，使程序存储芯片IC6处于数据输出状态，从而将其内的程序代码装载到FPGA芯片IC5内，从而使FPGA芯片IC5对光电编码器IC10的输出的脉冲进行消抖、鉴相、计数等一系列处理，并将处理后的数据送至DSP芯片IC1。FPGA芯片IC5的外接晶体振荡器IC7为FPGA提供时序控制电路的时钟信号。
DSP芯片IC1的地址线A0～A17与数据和程序存储芯片IC2的地址线A0～A17相连，DSP芯片IC1的数据线D0～D7通过电平转换芯片IC3与数据和程序存储芯片IC2的数据线D0～D7相连；DSP芯片IC1的CLKX0引脚通过上拉电阻R1、R2以及驱动电路IC9-1与数据和程序存储芯片IC2的OE使能引脚相连；DSP芯片IC1的R/W引脚与数据和程序存储芯片IC2的WE写使能引脚以及电平转换芯片IC3的DIR引脚相连；DSP芯片IC1的地址线A18与电平转换芯片IC3的OE使能引脚相连；DSP芯片IC1采用外部时钟方式，其EXTCLK外部时钟引脚与晶体振荡器IC4的OSC引脚相连，XIN引脚与地GND引脚相连。电源调节电路IC5分别与DSP芯片IC1的电源引脚CVDD、DVDD以及RESET复位引脚相连。DSP芯片IC1的TCLK1引脚通过驱动电路IC9-2与报警器IC12相连。
电源调节电路IC11用于提供DSP芯片IC1+3.3V、+1.8V的工作电压，其中+3.3V用于DSP芯片IC1的I/O引脚的供电，+1.8V用于DSP芯片IC1内部的CPU供电。采用两种电源供电既便于芯片接口，又可使CPU的功耗降低。同时电源调节电路IC11的RESET复位引脚与DSP芯片IC1的RESET复位引脚相连，用于DSP芯片IC1的上电复位。DSP芯片IC1采用外部时钟方式，其外接的晶体振荡器IC4为DSP芯片IC1提供时钟信号。
DSP芯片IC1的工作电压为+3.3V，而数据和程序存储芯片IC2工作电压为+5V，因此在DSP芯片IC1与数据和程序存储芯片IC2的数据线之间加入电平转换芯片IC3，实现了+3.3V和+5V电平的转换。其中数据和程序存储芯片IC2和电平转换芯片IC3的OE、WE、DIR引脚由DSP芯片IC1控制，当DSP读取数据和程序存储芯片IC2内部的数据和程序时，DSP置CLKX0引脚为高电平，通过驱动电路IC9-1使IC2的OE引脚为低电平，这时DSP的R/W引脚为高电平，即数据和程序存储芯片IC2和电平转换芯片IC3的WE、DIR引脚为高电平，IC2处于读状态。电平转换芯片IC3由其DIR引脚控制使数据由IC2到IC1，实现DSP读取IC2的数据和程序；当DSP给数据和程序存储芯片IC2写数据时，DSP置CLKX0引脚为低电平，通过驱动电路IC7-1使IC2的OE引脚为高电平，这时DSP的R/W引脚为低电平，即IC2和IC3的WE、DIR引脚也为低电平，IC2处于写状态，IC3由其DIR引脚控制使数据由IC1到IC2，实现DSP对IC2的写数据。
DSP芯片IC1给数据和程序存储芯片IC2存入测井目的层深度、报警参数，其中报警参数包括电缆下放期间距目的层一定距离的深度值以及电缆上提期间距井口一定距离的深度值。DSP芯片IC1将数据和程序存储芯片IC2的程序引导至DSP内部高速RAM区，开始全速执行程序，计算测井电缆的深度。对实时计算出的测井电缆深度，同时存入数据和程序存储芯片IC2，以便于由于意外原因造成的断电发生时，电路能够恢复到断电前的状态。另外DSP芯片IC1的TCLK1引脚通过驱动电路IC9-2与报警器IC12相连，将存入到数据和程序存储芯片IC2的电缆测井深度与所设定报警参数值比较，若测井电缆深度达到设定的报警参数时，通知报警器IC12报警。同时电缆的测井深度数据经通信接口芯片IC13实现DSP芯片IC1与计算机之间的串行通信，通信接口芯片IC13先把计算机发出的指令(RS232电平)经过通信接口芯片IC13可靠地转变成TTL/CMOS电平，并送到DSP芯片IC1的串口接收端DR0，然后DSP芯片根据接收指令，控制其串口发送端DX0发送数据，经过通信接口芯片IC13转变成RS232电平，再送至计算机用以绘制图形。
权利要求1.一种高精度光电编码测深电路，包括DSP芯片(IC1)、数据和程序存储芯片(IC2)、电平转换芯片(IC3)、为DSP芯片(IC1)提供时钟信号的晶体振荡器(IC4)、FPGA芯片(IC5)、程序存储器芯片(IC6)、为FPGA芯片(IC5)提供时钟信号的晶体振荡器(IC7)、光电编码器(IC10)、扬声器(IC12)、通信接口芯片(IC13)、电源调节电路(IC11)以及驱动电路(IC8-1、IC8-2、IC9-1、IC9-2)，其特征在于，光电编码器(IC10)的A、B两相输出矩形脉冲分别经驱动电路(IC8-1、IC8-2)驱动后，进入FPGA芯片(IC5)的通用输入/输出引脚I/O17、I/O18。
2.根据权利要求1所述的光电编码测深电路，其特征在于，DSP芯片(IC1)的数据线D8～D23与FPGA芯片的(IC5)的通用输出引脚I/O0～I/O15相连，DSP芯片(IC1)的中断引脚INT1与FPGA芯片的(IC5)的通用输出引脚I/O16相连；FPGA芯片的(IC5)的CCLK引脚、DIN引脚分别与程序存储器芯片(IC6)的CLK引脚、D0引脚相连，FPGA芯片的(IC5)的DONE引脚、PROM引脚、INIT引脚分别通过上拉电阻R5、R6、R7与程序存储器芯片(IC6)的CE引脚、CF引脚、OE引脚相连，FPGA芯片(IC5)的模式选择引脚M0、M1分别接地和通过上拉电阻R10接高电平，FPGA芯片(IC5)的通用输入引脚I/O19与晶体振荡器(IC7)的OSC引脚相连；DSP芯片(IC1)的地址线A0～A17与数据和程序存储芯片(IC2)的地址线A0～A17相连，DSP芯片(IC1)的数据线D0～D7通过电平转换芯片(IC3)与数据和程序存储芯片(IC2)的数据线D0～D7相连；DSP芯片(IC1)的CLKX0引脚通过上拉电阻R1、R2以及驱动电路(IC9-1)与数据和程序存储芯片(IC2)的OE使能引脚相连；DSP芯片(IC1)的R/W引脚与数据和程序存储芯片(IC2)的WE写使能引脚以及电平转换芯片(IC3)的DIR引脚相连；DSP芯片(IC1)的地址线A18与电平转换芯片(IC3)的OE使能引脚相连；DSP芯片(IC1)采用外部时钟方式，其EXTCLK外部时钟引脚与晶体振荡器(IC4)的OSC引脚相连，XIN引脚与GND引脚相连；电源调节电路(IC5)分别与DSP芯片(IC1)的电源引脚CVDD、DVDD以及RESET复位引脚相连；DSP芯片(IC1)的TCLK1引脚通过驱动电路(IC9-2)与扬声器(IC12)相连；DSP芯片(IC1)的串口数据发送引脚DX0与通信接口芯片(IC13)的TTL/COMS电平输入引脚T1IN相连；通信接口芯片(IC13)的RS232电平输出引脚T1OUT与计算机的RS323接口相连；计算机的RS232接口与通信接口芯片(IC13)的RS232电平输入引脚R1IN相连；通信接口芯片(IC13)的TTL/COMS输出引脚R1OUT与DSP芯片(IC1)的串口数据接收引脚DR0相连。
专利摘要一种高精度光电编码测深电路，包括光电编码器电路、DSP与FPGA电路、DSP的程序与数据存储电路、FPGA程序存储电路、电平转换电路、时钟电路、报警电路、电源调节电路。FPGA对经驱动的光电编码器输出脉冲进行消抖、鉴相、计数等处理后送到DSP，由DSP计算测井电缆的深度，从而实现了实时准确的测深；当计算出的测井电缆深度达到某设定的报警参数值，能够实现报警功能；同时能够通过通信接口芯片将测井电缆深度回放到计算机，进行深度图形绘制。
文档编号G01D5/26GK2903920SQ20062007897
公开日2007年5月23日 申请日期2006年5月12日 优先权日2006年5月12日
发明者党瑞荣, 谢雁, 高国旺, 李利品, 罗兵武 申请人:西安石油大学