抗干扰高精度过零检测装置的制造方法
【专利摘要】本发明公开了一种抗干扰高精度过零检测装置，包含交流信号限制电路、参考电压电路、第一滞环比较器、第一电压跟随器、第一光耦开关电路、第二滞环比较器、第二电压跟随器、第二光耦开关电路和可编程逻辑器件FPGA/CPLD。本发明能够有效的抗高次谐波、高频毛刺、串扰噪声的干扰，而且对所检测交流信号幅值波动不敏感，能将基波交流信号的过零点锁定在方波信号S3下降沿与方波信号S4下降沿之间的中点时刻，再在可编程逻辑器件FPGA/CPLD中通过简单的程序处理就能够精确的判断基波交流信号的过零点，因此具有抗干扰性强、适用性强、精度高的优点。
【专利说明】
抗干扰高精度过零检测装置
技术领域
[0001] 本发明涉及一种检测装置，特别是一种抗干扰高精度过零检测装置。
【背景技术】
[0002] 随着非线性负荷的广泛应用，高次谐波同高频毛刺、串扰噪声一样成为电网中不 可忽视的干扰因素，使得交流信号在过零点易发生抖动，导致过零检测时出现多过零现象 和实际基波零点与提取的零点误差比较大，致使无功补偿装置在过零点处开关投入时涌流 较大，切除时易生燃弧，降低了无功补偿装置的寿命。
[0003] 为解决上述问题，现有过零检测装置主要有：1)利用交流信号在过零点处光耦器 件截止的特性实现过零检测，但光耦器件的截止点并不严格对应于交流信号的过零点，检 测脉冲宽度也受交流信号幅值波动的影响，适应性差，同时难以克服过零点受高次谐波、高 频毛刺、串扰噪声的干扰，使得检测误差大、过零不精确。2)使用滞环比较器避开过零点的 干扰，但会引入比较大的相位误差，同样在谐波畸变率较大的场合难以准确检测过零点。3) 使用DSP等微处理器对交流信号采样，引入数字锁相算法进行滤波，提取过零点，但计算复 杂，硬件成本较高。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种抗干扰高精度过零检测装置，它简单可 靠，具有抗干扰强、适应性强、精度高的特点，适用于过零无功补偿。
[0005] 为解决上述技术问题，本发明所采用的技术方案是：
[0006] -种抗干扰高精度过零检测装置，其特征在于:包含交流信号限制电路、参考电压 电路、第一滞环比较器、第一电压跟随器、第一光耦开关电路、第二滞环比较器、第二电压跟 随器、第二光耦开关电路和可编程逻辑器件FPGA/CPLD，所述交流信号限制电路的输出端连 接第一滞环比较器和第二滞环比较器的反相输入端，参考电压电路的输出端连接第一滞环 比较器的同相输入端，第一滞环比较器输出端连接第一电压跟随器的同相输入端，第一电 压跟随器的输出端连接第一光耦开关电路的阳极输入端，第二滞环比较器的输出端连接第 二电压跟随器的同相输入端，第二电压跟随器的输出端连接第二光耦开关电路的阳极输入 端，第一光親开关电路的集电极输出端和第二光親开关电路的集电极输出端分别连接可编 程逻辑器件FPGA/CPLD的I/O输入口，可编程逻辑器件的I/O输出口连接无功补偿装置投切 开关的驱动器。
[0007] 进一步地，所述交流信号限制电路由限流电阻R6与双向稳压管D3组成，限流电阻R 6 一端连接交流信号限制电路的输入端，另一端连接双向稳压管D3的一端，双向稳压管D3的另 一端接地GND。
[0008] 进一步地，所述参考电压电路由分压电阻R1、双向稳压管D1、差分比例运算电路组 成，电阻此^^和集成运算放大器六心构成差分比例运算电路乂^压电阻仏一端连 接电源VCC，另一端连接双向稳压管^的一端，同时经电阻此连接于集成运算放大器AR 1的同 相输入端，双向稳压管的另一端经电阻R5连接于集成运算放大器AR1的反相输入端，同时接 地GND，电阻R7串联电阻R8,跨接于集成运算放大器AR1的反相输入端与输出端之间，电阻R 3 一端连接集成运算放大器AR1的同相输入端，另一端与电阻R4串联后接地GND。
[0009] 进一步地，所述第一滞环比较器由电阻R9、电阻R1Q、集成运算放大器AR 2、限流电阻 Rn、双向稳压管D2构成，电阻R9-端连接集成运算放大器AR2的同相输入端，另一端连接参考 电压电路中集成运算放大器六心的输出端，集成运算放大器AR 2的反相输入端连接交流信号 限制电路中限流电阻R6与双向稳压管D3的连接端，限流电阻Rn-端连接集成运算放大器AR 2 的输出端，另一端连接双向稳压管D2的一端，双向稳压管D2的另一端接地GND，电阻Rio的一 端连接集成运算放大器AR 2的同相输入端，另一端连接限流电阻Rn与双向稳压管D2的连接 端。
[0010] 进一步地，所述第二滞环比较器由电阻办3、电阻R14、集成运算放大器AR 4、限流电阻 R15、双向稳压管D4构成，电阻R13-端连接集成运算放大器AR 4的同相输入端，另一端接地 GND，集成运算放大器AR4的反相输入端连接交流信号限制电路中限流电阻R6与双向稳压管 D3的连接端，限流电阻R15-端连接集成运算放大器AR4的输出端，另一端连接双向稳压管D 4 的一端，双向稳压管D4的另一端接地GND，电阻Ri4的一端连接集成运算放大器AR4的同相输 入端，另一端连接限流电阻R 15与双向稳压管D4的连接端。
[0011]进一步地，所述第一电压跟随器由集成运算放大器AR3构成，集成运算放大器AR3的 同相输入端连接第一滞环比较器中限流电阻Rn与双向稳压管〇2的连接端，集成运算放大器 AR3的反相输入端与其输出端短接。
[0012] 进一步地，所述第二电压跟随器由集成运算放大器AR5构成，集成运算放大器AR5的 同相输入端连接第二滞环比较器中限流电阻R15与双向稳压管D4的连接端，集成运算放大器 AR5的反相输入端与其输出端短接。
[0013] 进一步地，所述第一光親开关电路由电阻Rl2、电阻Rl8、单相稳压管D5、光親器件Ul 构成，电阻R12-端连接光耦器件U1的阳极，另一端连接第一电压跟随器中集成运算放大器 AR3的输出端，单相稳压管D5的阴极连接光耦器件U1的阴极，另一端接地GND，光耦器件山的 集电极经电阻Ris连接电源VDD，同时连接可编程逻辑器件FPGA/CPLD的一I/O输入口，光耦器 件山的发射极接地SGND。
[0014] 进一步地，所述第二光親开关电路由电阻Rl6、电阻Rl7、单相稳压管D6、光親器件U2 构成，电阻R16-端连接光耦器件U2的阳极，另一端连接第二电压跟随器中集成运算放大器 AR5的输出端，单相稳压管D6的阴极连接光耦器件U2的阴极，另一端接地GND，光耦器件U 2的 集电极经电阻Rn连接电源VDD，同时连接可编程逻辑器件FPGA/CPLD的另一I/O输入口，光耦 器件U 2的发射极接地SGND。
[0015] 进一步地，所述可编程逻辑器件FPGA/CPLD两个I/O输入口分别连接第一光耦开关 电路中光耦器件山的集电极和第二光耦开关电路中光耦器件1] 2的集电极。可编程逻辑器件 FPGA/CPLD由电源VDD供电。可编程逻辑器件FPGA/CPLD的接地引脚接地SGND。可编程逻辑器 件FPGA/CPLD的I/O输出端连接无功补偿装置投切开关的驱动。
[0016] 本发明与现有技术相比，具有以下优点和效果:本发明能够有效的抗高次谐波、高 频毛刺、串扰噪声的干扰，而且对所检测交流信号幅值波动不敏感，能将基波交流信号的过 零点锁定在方波信号S 3下降沿与方波信号S4下降沿之间的中点时刻，再在可编程逻辑器件 FPGA/CPLD中通过简单的程序处理就能够精确的判断基波交流信号的过零点，因此具有抗 干扰性强、适用性强、精度高的优点。
【附图说明】
[0017] 图1是本发明的抗干扰精度高过零检测装置的原理图。
【具体实施方式】
[0018] 下面结合附图并通过实施例对本发明作进一步的详细说明，以下实施例是对本发 明的解释而本发明并不局限于以下实施例。
[0019] 如图1所示，抗干扰高精度交流信号过零检测装置包括交流信号限制电路、参考电 压电路、第一滞环比较器、第一电压跟随器、第一光耦开关电路、第二滞环比较器、第二电压 跟随器、第二光耦开关电路、可编程逻辑器件FPGA/CPLD。
[0020] 电压互感器或者电流互感器转变的低电压模拟交流信号，记为So,输入到交流信 号限制电路的输入端，交流信号限制电路的输出端连接第一滞环比较器和第二滞环比较器 的反相输入端，参考电压电路的输出端连接第一滞环比较器的同相输入端，第一滞环比较 器输出端连接第一电压跟随器的同相输入端，第一电压跟随器的输出端连接第一光耦开关 电路的阳极输入端，第二滞环比较器的输出端连接第二电压跟随器的同相输入端，第二电 压跟随器的输出端连接第二光耦开关电路的阳极输入端，第一光耦开关电路的集电极输出 端和第二光耦开关电路的集电极输出端分别连接可编程逻辑器件FPGA/CPLD的I/O输入口， 可编程逻辑器件的I/O输出口连接无功补偿装置投切开关的驱动器。
[0021] 交流信号限制电路将电压互感器或者电流互感器转变的低电压模拟交流信号限 制在第一滞环比较器和第二滞环比较器的可输入范围内。该电路由限流电阻R 6与双向稳压 管D3组成。限流电阻R6-端连接交流信号限制电路的输入端，另一端连接双向稳压管D 3的一 端。双向稳压管D3的另一端接地GND。限流电阻R6、双向稳压管D 3分别限制交流信号电流大小 和电压幅值。
[0022] 参考电压电路为第一滞环比较器提供参考电压Uref，如公式（1)所示。该电路由分 压电阻R1、双向稳压管D 1、差分比例运算电路组成。电阻1?2、1?3、1?4、1?5、1?7、1? 8和集成运算放大器 八心构成差分比例运算电路。分压电阻R1-端连接电源VCC，另一端连接双向稳压管0:的一 端，同时经电阻心连接于集成运算放大器AR 1的同相输入端。双向稳压管的另一端经电阻抱 连接于集成运算放大器AR1的反相输入端，同时接地GND。电阻R 7串联电阻R8,跨接于集成运 算放大器AR1的反相输入端与输出端之间。电阻R 3-端连接集成运算放大器AR1的同相输入 立而，另一?而与电阻R4串联后接地GND。
[0023] _ χ (1)
[0024] 其中R2 = R5 = R' ,R3 = R4=R7 = R8 = R,Udz双向稳压管Dl的稳压值。
[0025 ]第一滞环比较器将交流信号限制电路输出的低压交流模拟信号与阈值电压Ut 1， Ut2比较转换成方波信号，记为Si。阈值电压Un，Ut2如公式⑵所不。该滞环比较器由电阻R9、 电阻R1Q、集成运算放大器AR 2、限流电阻Rn、双向稳压管D2构成。电阻R9-端连接集成运算放 大器AR 2的同相输入端，另一端连接参考电压电路中集成运算放大器六办的输出端。集成运算 放大器AR2的反相输入端连接交流信号限制电路中限流电阻R6与双向稳压管D3的连接端。限 流电阻Rn-端连接集成运算放大器AR2的输出端，另一端连接双向稳压管D2的一端。双向稳 压管D 2的另一端接地GND。电阻Riq的一端连接集成运算放大器AR2的同相输入端，另一端连 接限流电阻Rn与双向稳压管D 2的连接端。
[0026] (2)
[0027] 其中R1Q = R'，R9 = R，UDZ双向稳压管D2的稳压值。
[0028] 第二滞环比较器将交流信号限制电路输出的低压模拟信号与阈值电压U ' τι，U ' T2 比较转换成方波信号，记为&。阈值电压U'n，U'T2如公式⑶所示。该滞环比较器由电阻办3、 电阻Rm、集成运算放大器AR 4、限流电阻R15、双向稳压管D4构成。电阻R13-端连接集成运算放 大器AR 4的同相输入端，另一端接地GND。集成运算放大器AR4的反相输入端连接交流信号限 制电路中限流电阻R 6与双向稳压管D3的连接端。限流电阻R15-端连接集成运算放大器AR4的 输出端，另一端连接双向稳压管D4的一端。双向稳压管D4的另一端接地GND。电阻Ri4的一端 连接集成运算放大器AR 4的同相输入端，另一端连接限流电阻R15与双向稳压管D4的连接端。
[0029]
[0030] 其中办4 = 1?'，1?13 = 1?，1^双向稳压管〇4的稳压电压。
[0031] 第一电压跟随器隔离第一光耦开关电路对第一滞环比较器输出电压的影响。该电 压跟随器由集成运算放大器AR 3构成。集成运算放大器AR3的同相输入端连接第一滞环比较 器中限流电阻Rn与双向稳压管0 2的连接端。集成运算放大器AR3的反相输入端与其输出端 短接。
[0032] 第二电压跟随器隔离第二光耦开关电路对第二滞环比较器输出电压的影响。该电 压跟随器由集成运算放大器AR 5构成。集成运算放大器AR5的同相输入端连接第二滞环比较 器中限流电阻R15与双向稳压管D 4的连接端。集成运算放大器AR5的反相输入端与其输出端 短接。
[0033] 第一光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双 极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号， 记为S3。该电路由电阻Rl2、电阻Rl8、单相稳压管D5、光親器件Ul构成。电阻Rl2 -端连接光親器 件山的阳极，另一端连接第一电压跟随器中集成运算放大器AR3的输出端。单相稳压管0 5的 阴极连接光耦器件U1的阴极，另一端接地GND。光耦器件山的集电极经电阻R18连接电源VDD， 同时连接可编程逻辑器件FPGA/CPLD的一I/O输入口。光耦器件U 1的发射极接地SGND。
[0034] 第二光耦开关电路隔离电源VCC与可编程逻辑器件FPGA/CPLD的电源VDD，并将双 极性方波信号转变成适合可编程逻辑器件FPGA/CPLD输入的同频同相的单极性方波信号， 记为S4。该电路由电阻Rl6、电阻Rl7、单相稳压管D6、光親器件U2构成。电阻Rl6-端连接光親器 件1]2的阳极，另一端连接第二电压跟随器中集成运算放大器六抱的输出端。单相稳压管D 6的 阴极连接光耦器件U2的阴极，另一端接地GND。光耦器件1]2的集电极经电阻R 17连接电源VDD， 同时连接可编程逻辑器件FPGA/CPLD的另一I/O输入口。光耦器件U2的发射极接地SGND。
[0035]第一光耦开关电路和第二光耦开关电路中的单相稳压管D5、D6的稳压值相同，可以 滤除低于其稳压值的干扰脉冲。
[0036]可编程逻辑器件FPGA/CPLD根据第一光耦开关电路和第二光耦开关电路输出的方 波信号s3、s4检测过零点。可编程逻辑器件FPGA/CPLD两个I/O输入口分别连接第一光耦开关 电路中光耦器件山的集电极和第二光耦开关电路中光耦器件1] 2的集电极。可编程逻辑器件 FPGA/CPLD由电源VDD供电。可编程逻辑器件FPGA/CPLD的接地引脚接地SGND。可编程逻辑器 件FPGA/CPLD的I/O输出端连接无功补偿装置投切开关的驱动。
[0037] 参考电压电路、第一滞环比较器、第二滞环比较器中的各电阻阻值满足R3 = R4 = R7 =Re = R9 = R13 = R，R2 = R5 = Rio = Rw=R '，Ri = Rii = Ri5。
[0038] 参考电压电路、第一滞环比较器、第二滞环比较器中的各双向稳压管的稳压值满 ^EUdi = Ud2 = Ud4 = Udz 〇
[0039] 第一滞环比较器阈值电压Un与第二滞环比较器的阈值电压U'T2相等。集成运算放 大器优先米用相同型号，均由电源VCC、VSS供电。第一光親开关电路与第二光親开关电路中 光耦器件优先采用相同型号。
[0040] 抗干扰高精度交流信号过零检测方法，基于上述抗干扰高精度交流信号过零检测 装置，包括如下步骤：
[0041] 步骤一:可编程逻辑器件FPGA/CPLD检测到第一光耦开关电路输出的方波信号S3 的下降沿，开始计数。
[0042] 步骤二:可编程逻辑器件FPGA/CPLD计数到交流信号的前一周波计数值的一半时， 通过I/O输出窄脉冲信号，记为&，即为交流信号在当前周波的过零点。
[0043]步骤三:可编程逻辑器件FPGA/CPLD检测到第二光耦开关电路输出的方波信号S4 的下降沿，停止计数，计数值作为交流信号在当前周波的计数值。
[0044]过零检测方法是用交流信号前一周波的计数值来判断当前周波的过零点。
[0045]本说明书中所描述的以上内容仅仅是对本发明所作的举例说明。本发明所属技术 领域的技术人员可以对所描述的具体实施例做各种修改或补充或采用类似的方式替代，只 要不偏离本发明说明书的内容或者超越本权利要求书所定义的范围，均应属于本发明的保 护范围。
【主权项】
1. 一种抗干扰高精度过零检测装置，其特征在于:包含交流信号限制电路、参考电压电 路、第一滞环比较器、第一电压跟随器、第一光耦开关电路、第二滞环比较器、第二电压跟随 器、第二光耦开关电路和可编程逻辑器件FPGA/CPLD，所述交流信号限制电路的输出端连接 第一滞环比较器和第二滞环比较器的反相输入端，参考电压电路的输出端连接第一滞环比 较器的同相输入端，第一滞环比较器输出端连接第一电压跟随器的同相输入端，第一电压 跟随器的输出端连接第一光耦开关电路的阳极输入端，第二滞环比较器的输出端连接第二 电压跟随器的同相输入端，第二电压跟随器的输出端连接第二光耦开关电路的阳极输入 端，第一光親开关电路的集电极输出端和第二光親开关电路的集电极输出端分别连接可编 程逻辑器件FPGA/CPLD的I/O输入口，可编程逻辑器件的I/O输出口连接无功补偿装置投切 开关的驱动器。2. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述交流信号限制 电路由限流电阻R6与双向稳压管D 3组成，限流电阻R6-端连接交流信号限制电路的输入端， 另一端连接双向稳压管D3的一端，双向稳压管D3的另一端接地GND。3. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述参考电压电路 由分压电阻Ri、双向稳压管Di、差分比例运算电路组成，电阻此、1? 3、1?4、1?5、1?7、1?8和集成运算放 大器ARjg成差分比例运算电路，分压电阻心一端连接电源VCC，另一端连接双向稳压管0:的 一端，同时经电阻办连接于集成运算放大器Ah的同相输入端，双向稳压管的另一端经电阻 他连接于集成运算放大器ARi的反相输入端，同时接地GND，电阻R?串联电阻R 8,跨接于集成 运算放大器Ah的反相输入端与输出端之间，电阻R3-端连接集成运算放大器六心的同相输 入立而，另一?而与电阻R4串联后接地GND。4. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第一滞环比较 器由电阻R9、电阻R 1()、集成运算放大器AR2、限流电阻Rn、双向稳压管D2构成，电阻R 9-端连接 集成运算放大器AR2的同相输入端，另一端连接参考电压电路中集成运算放大器Ah的输出 端，集成运算放大器AR 2的反相输入端连接交流信号限制电路中限流电阻R6与双向稳压管D3 的连接端，限流电阻Rn-端连接集成运算放大器AR2的输出端，另一端连接双向稳压管D2的 一端，双向稳压管D2的另一端接地GND，电阻Rio的一端连接集成运算放大器AR2的同相输入 端，另一端连接限流电阻Rn与双向稳压管D 2的连接端。5. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第二滞环比较 器由电阻如、电阻R14、集成运算放大器AR 4、限流电阻R15、双向稳压管D4构成，电阻R13-端连 接集成运算放大器AR 4的同相输入端，另一端接地GND，集成运算放大器AR4的反相输入端连 接交流信号限制电路中限流电阻R 6与双向稳压管D3的连接端，限流电阻R15-端连接集成运 算放大器AR4的输出端，另一端连接双向稳压管D4的一端，双向稳压管D4的另一端接地GND， 电阻R 14的一端连接集成运算放大器AR4的同相输入端，另一端连接限流电阻R15与双向稳压 管D4的连接端。6. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第一电压跟随 器由集成运算放大器AR3构成，集成运算放大器AR 3的同相输入端连接第一滞环比较器中限 流电阻Rn与双向稳压管出的连接端，集成运算放大器AR3的反相输入端与其输出端短接。7. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第二电压跟随 器由集成运算放大器AR5构成，集成运算放大器AR 5的同相输入端连接第二滞环比较器中限 流电阻R15与双向稳压管D4的连接端，集成运算放大器AR5的反相输入端与其输出端短接。8. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第一光耦开关 电路由电阻Rl2、电阻Rl8、单相稳压管D5、光親器件Ul构成，电阻Rl2-端连接光親器件Ul的阳 极，另一端连接第一电压跟随器中集成运算放大器AR 3的输出端，单相稳压管D5的阴极连接 光耦器件山的阴极，另一端接地GND，光耦器件山的集电极经电阻R 18连接电源VDD，同时连接 可编程逻辑器件FPGA/CPLD的一 I/0输入口，光耦器件山的发射极接地SGND。9. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述第二光耦开关 电路由电阻Rl6、电阻Rl7、单相稳压管D6、光親器件U2构成，电阻Rl6-端连接光親器件U2的阳 极，另一端连接第二电压跟随器中集成运算放大器AR 5的输出端，单相稳压管D6的阴极连接 光耦器件U2的阴极，另一端接地GND，光耦器件U 2的集电极经电阻办7连接电源VDD，同时连接 可编程逻辑器件FPGA/CPLD的另一 I/0输入口，光耦器件U2的发射极接地SGND。10. 按照权利要求1所述的抗干扰高精度过零检测装置，其特征在于:所述可编程逻辑 器件FPGA/CPLD两个I/O输入口分别连接第一光耦开关电路中光耦器件山的集电极和第二 光耦开关电路中光耦器件1] 2的集电极。可编程逻辑器件FPGA/CPLD由电源VDD供电。可编程 逻辑器件FPGA/CPLD的接地引脚接地SGND。可编程逻辑器件FPGA/CPLD的I/0输出端连接无 功补偿装置投切开关的驱动。
【文档编号】G01R15/14GK105842527SQ201610402534
【公开日】2016年8月10日
【申请日】2016年6月8日
【发明人】王宗臣, 王春生, 冯国伟, 王新明, 夏武, 夏文
【申请人】江苏现代电力科技股份有限公司