专利名称：使用主要为数字的时基发生器的信号完整性测量系统和方法
技术领域：
本发明大体上涉及数字电路和系统的信号完整性测量。更具体地， 本发明针对使用主要为数字的时基发生器的信号完整性测量系统和方 法。
背景技术：
虽然数字电路最终是旨在处理诸如"0"和"1"之类的离散值，但 是在半导体设备层面，这样的电路总是使用诸如电压和电流之类的物理 量来对离散信号进行编码。由此，当数字信号在半导体设备内部或外部 进行转变时，它们引起电压水平、电流水平或这二者的模拟瞬变。随着 技术发展，数字电路的这种"模拟"行为变得愈发与半导体设备的正确 操作相关。例如，如果电压从"0"电平转变为'T，电平所花费的时间 过长，则半导体设备可能会一起停止操作。类似地，如果使用过低(高) 的电压或电流对逻辑"1" ( "0")进行编码，则所得到的电路会无法 正确操作。模拟现象的其他例子包括定时不确定或对定时不确定的容 限。作为特定示例，考虑预计通过铜线彼此进行通信的两个半导体设备。 如果从源到目的地的数字信号的定时太过紊乱，则所得到的通信链路就 会恶化。且不说数字电路的以上"幕后，，模拟行为，通常有必要即刻且 故意地将数字信号转换为^f莫拟信号以便进行处理和实施，如同无线通信 系统的情况中那样。
电路模拟行为的评估在半导体产业中是非常重要的步骤。电路和系 统设计者总是需要测试和测量工具来对他们的设计进行调试、表征和生 产测试。这些测试和测量工具能够采用若干种形式。通常，各种工作台
9(bench)工具可用于信号完整性测量，例如示波器(通常用于测量电 压或电流或者电磁波)、抖动分析器(用来测量定时不确定)和频谱分 析器(用来测量频率)。这样的仪器历来很适于测量半导体设备的接口 部分，例如输入和输出端口。然而，整个系统当前被构建于非常小的形 状因子(form factor)上。电流生成测试和测量技术由于进入困难而无 法对内部电路进行分析。进行测试意味着干扰，所以从现代设备的微型 规模向测试仪器的宏(macro)规模传送非常低电平的信号对于被测信 号而言太过石皮坏性(disruptive)。
现代的测量仪器几乎一成不变地依赖于强大的数字信号处理(DSP) 技术来促进自动化并提升测量准确度和可重复性。使用DSP技术，通过 首先使用准确的模数(A/D)转换器对被测设备(DUT)的响应信号进 行数字化来对其进行测量。之后，执行基于微处理器的计算以便对数字 化的信号进行分析。例如，在向用户监^L器显示结果之前采用快速傅立 叶变换(FFT)的硬件或软件实现方式。
除了 A/D转换器之外，所述数字化步骤涉及经常在示波器术语中称 作"时基发生器，，的时钟电路。通常，所述时钟电路在设计和实施方面 是诸如示波器或抖动分析器之类的仪器中最为重要和最具挑战性的部 件。参考
图1A和1B，其图示了模拟波形IO的数字化，时钟电路定义 了水平(时间)轴12,相对于所述水平(时间)轴12对所述波形的信 号参数进行追踪和测量。能够沿水平轴12追踪的信号参数越准确，整 体测量就越准确。通过提高时钟电路向常规A/D转换器16输出的采样 时钟信号14的频率来提高准确度。大量时钟控制难题(clocking challenge)在信号频率比时钟电路频率的一半更快时出现。在此条件下， 常规的A/D转换器16输出表现出混叠并且测量出现误差。不幸的是， 大多数测量应用都属于这一类。在用于对高频信号进行数字化的时钟控 制和数字化领域中已经取得了许多进展。
仍然参考图1A和IB,所有的现代数字化技术通常都考虑将A/D转 换器16的采样瞬间彼此设置得尽可能接近。实时的示波器逐个创建单 个"慢，，时钟信号的多个延迟复制并使用每个复制对单独A/D转换器进 行时钟控制。这在图2的时间交织的A/D转换器体系结构20中被图示 出。如果创建了时钟信号22的16个拷贝并且每个拷贝彼此延迟1/16周 期，则能够获得比所述慢时钟快16倍的有效数字化频率。所需要做的就是将所有16个A/D转换器24的输出进行组合来创建累积的数字化波 形。这种实施方式的一个示例是能够从加利福尼亚的Santa Clara的 Agilent技术公司获得的Agilent 54855A数字采样示波器。这样的实施方 式成本非常高，需要相当大的实施区域，并且包括相当多的校准过程。 这些限制使得该技术通常仅适合于诸如宽带示波器之类的单通道高端 设备。其显然不适于如半导体设备内的信号完整性测量宏的整合。
可替换地，构建了明显放宽了时钟电路频率要求的等效时间或子采 样仪器。在这样的仪器中，对实时数字化信号的要求有所放宽。不同于 创建时钟的多个延迟拷贝， 一种子采样方法采用多个转换通路来使用单 个时钟信号对重复信号进行数字化。所述重复信号能够具有远远高于用 于数字化的单个时钟信号的带宽。首先，"慢"时钟被用来以O相位延 迟对第一输入测试周期进行采样。接着，在每个被测的重复信号的每次 后续运行上将时钟增加逸秒，直到采样时钟已经被延迟达一个周期的等 量。近似 一 个周期的整体相移确保了利用A秒的定时分辨率获得输入波 形的完整覆盖，不过这样的完整覆盖在许多应用中并不总是必需的。图 3提供了这种子采样算法的图形表示30(图3中的UTP意为"单位测试 周期，，)。图4中简要图示了可能的硬件实施方式40,并且其包含能够 生成准确相位延迟的延迟链42和用于选择适当的相位延迟时钟(未示 出)的复用器44。
以上所描述的这两种方法具有与小延迟增量的可靠生成以及生成 这样的延迟增量的任意电路中的累积抖动相关联的严重局限。所不希望 的抖动对于A/D转换器性能的影响是严重的，并且在测试和测量应用的 情况下，抖动是经常测量到的现象。更为重要的是，在大多数可用的半 导体技术中，延迟线分辨率通常是测量仪器所要求的分辨率的10至100 倍。例如在抖动测量中，通常需要1 psec (微微秒)或甚至100 fsec (飞 秒)的延迟增量，而延迟线分辨率在最佳情况下被限制为约50psec。为 了克服该限制， 一些子采样体系结构采用甚至更多硬件来提升延迟线分 辨率。例如，考虑到图5的游标延迟线电路50。不同于仅使A/D转换 器54的采样时钟信号52延迟，被测量的输入信号56本身就被延迟， 不过延迟量略有不同。通过相对于时钟信号52的延迟来控制输入信号 56的延迟，能够获得小于每个单独延迟线的绝对最小延迟的有效分辨 率。此概念被称作"游标延迟线，，。且不说实施区域中明显的增加，非常难以匹配两条游标延迟线的延迟值。尚未有公开的结果证实低于约20 psec延迟的分辨率。
作为游标延迟线的替代，能够采用偏移频率采样，小数分频器 (fractional frequency divider):故用来以//(r+J"的速率对A/D转换器进行 时钟控制，所述速率与被测量信号的重复速率//T相比略有偏移。利用 这样的时钟对输入信号进行采样确保了每个输入信号周期有一个点被 采样并且所述采样点在输入信号的下一次运行上相对于先前的采样时 刻位移A秒。能够使用此方法来实现高采样分辨率//J，但是这需要高 准确度的频率合成器。事实上这种技术的商业实现形式包括比刚才已经 描述的技术明显更为细致的方案。对于诸如美国专利号7,158,899中所 公开的内置测试之类的一些应用而言，无法釆用这些细致的方案，从而 使得所得到的解决方案的性能非常不可靠。有效的是，'899专利的方案 依赖于两个自由运行的振荡器，这两个振荡器无疑会相对于彼此明显偏 离(wander)。对偏离进行控制或者在后处理步骤中将其滤出是非常具 有挑战性的。
在高性能示波器中类似地采用其他创新的等效时间技术，例如在美 国专利号6,650,101中所公开的，并且它们全部试图实现产生完美时基 的相同目标。类似地，在抖动测量应用的背景下，也存在着其他测量技 术，例如美国专利号6,449,570中所公开的，但是它们还是都围绕着将 非常小的时间增量转换为更加易于管理的时间延迟。
发明内容
本发明的一个方面是一种用于对被测电路进行测试的测试器，包括 用于根据第一时钟信号来生成时基信号的时基发生器，所述时基发生器 包括用于根据第一时钟信号来生成快速变化的相位信号的调制电路； 和用于接收快速变化的相位信号并且从其中滤除不想要的高频相位分 量以便输出时基信号的相位滤波器；以及用于根据时基信号对被测信号 进行采样以便输出采样信号的釆样器。
本发明的另一方面是一种测试被测电路的方法，包括对被测电路 进行激励以产生被测响应信号；根据第一时钟信号来生成快速变化的相 位信号；对快速变化的相位信号进行滤波以除去不想要的高频相位分量 以便生成高分辨率的时基信号；以及根据时基信号对被测响应信号进行
12采样以便提供被测采样信号。
本发明的又另一方面是一种测试被测电路的方法，包括对被测电 路进行激励以产生被测响应信号；根据第一时钟信号来生成快速变化的 相位信号；对快速变化的相位信号进行滤波以除去不想要的高频相位分 量以便生成高分辨率的时基信号；以及根据时基信号对被测响应信号进 行采样以便提供被测采样信号。
本发明的再另一方面是一种为测试器提供时基发生器的方法，包 括确定测试器的目标釆样频率；定义相位滤波器的带宽，所述相位滤 波器具有频率响应；根据相位滤波器的频率响应来提供sigma-delta调制 器；利用波形来仿真sigma-delta调制器以便提供仿真；在所述仿真的输 出处选择有限长度的序列；以及提供用于响应于sigma-delta调制器的输 出而对测试数据进行采样的采样器。
附图简述
出于说明本发明的目的，附图示出了本发明一个或多个实施例的各 个方面。然而，应当理解的是，本发明并不局限于图中所示的确切配置 和手,殳，其中
图1A是图示出模数(A/D)转换器所进行的模拟波形的数字化的示 图；图1B是图1A的模拟波形的数字化波形的结构的高层示意图3是图示出用于对才莫拟信号进行数字化的常规延迟时钟的子采样 方案的图4是用于实现图3的延迟时钟的子采样方案的常规多反向器 (multi-inverter)电路的高层示意图5是常规游标延迟线测量电路的高层示意图； 图6是本公开的信号完整性测量系统的高层示意图； 图7是图示出图6的时基发生器的操作原理的时序图； 图8是适于供图6的时基发生器使用的sigma-ddta调制器的框图， 其从无限精度信号生成1位信号；
图9是图8的sigma-delta调制器的输出的示例性频谱的图IO是图示出到图6的时基发生器的锁相环(PLL)的输入信号的示图11是图示出斜坡(ramp)持续时间、满标度量程和分辨率之间 的关系的相对信号边缘放置与时间的关系图12是图示出用于使用本公开的时基发生器的设计和仿真过程的 流程图13是图示出使用耦合到本公开的时基发生器的采样D型触发器 的时间数字化原理的示图14是图示出同步适当统计计算的斜坡的重要性的图15是将本公开的时基发生器耦合到图13的采样D型触发器并计 算被测信号上的抖动统计而得到的采样数(hits)与时间的关系图16是用于以与扫描(sweep)被测信号的时轴的时基发生器类似 的方式扫描被测信号的电压轴的任意分辨率电压数字化器的高层示意
图17是本公开的可替换信号完整性测量系统的高层示意图18是图17的信号完整性测量系统在被测设备(DUT)频率等于 时基发生器(采样)频率的情况下的时序图19是本公开的其中DUT和采样频率彼此不同的信号完整性测量 系统的高层示意图20是图示出为图19的TBDSP信号选择采样速率以确保所有斜 坡延迟都得以利用的时序图；以及
图21是本公开的其中采样器被耦合到模式(pattern)比较和误差计 数硬件以执行各种误比特率测试的信号完整性测试系统的高层示意图。
图22是在集成电路中所使用的本公开的信号完整性测量系统的高 层示意图。
详细说明 1.0概述
对于本发明的信号完整性测量系统和方法的各个实施例而言，利用 了能够获得100 fsec或更低采样分辨率的唯一 (unique)时基发生技术， 且同时采用极其简单的硬件。如下所述，这里所公开的信号完整性测量 的解决方案摆脱了困扰常规测试系统的各种限制，例如延迟线非线性、 区域开销、抖动以及甚至是偏移频率振荡器之间的偏离。相反，所公开的时基发生技术以极为高的分辨率提供了确定性的采样时刻。高分辨率 在此被定义为小于使用常规延迟线可获得的最小值的任意延迟分辨率。 这些时基发生技术可以结合各种采样器和各种数字信号收集和处理技 术来实施以便实现能够在例如内置自检应用以及独立小型仪器中使用 的极为高效的信号完整性测量宏。
所公开的主题能够被用来创建极为紧凑的信号完整性测量工具，其 能够被应用于半导体设备的接口部分以及设备内部部分的测量。所公开 的实施例还克服了传统技术在成本和性能上的一些难题。常规的测试和 测量技术总是被期待取代旨在进行表征的一般技术。由此其通常依赖于 外来材料和高成本过程。然而，所公开的本发明的实施例考虑到开发低 成本的半导体技术(通常是与所表征的一个或多个设备相同的技术)以
实现对信号的分辨率极高的测量。过去已经进行了若干尝试来开发低成 本技术，但是这些尝试一直为所产生的性能缺陷所困扰。总体而言，所 公开的本发明的实施例并未遭受这样的困难。
现在参考图6，其图示了依据本发明而制造的信号完整性测量系统 的示例600。在高层中，信号完整性测量系统600包括唯一时基发生器 604，所述唯一时基发生器604包括相位滤波器，在该示例中所述相位 滤波器为在其输入处具有调制电路612的锁相环(PLL) 608。时基发生 器604驱动采样器(这里为数字化器620)的采样触发输入616。在该 示例中，信号完整性测量系统600包括用于存储数字化器620所输出的 被测信号(SUT )628的采样值的捕获存储器624。在图6中没有图示出， 但是对于本领域技术人员很明显的是，被应用到所述系统中的各个存储 器区段的处理算法。
对时基发生器604的输入是时钟信号Trig632，其频率通常被选择 为与所给出的采样元件(一个或多个)所容许的最大频率相匹配(虽然 并非必须如此)。如之前所提到的，该频率可能低于被测量的信号(一 个或多个)的频率(虽然并非必须如此)。本公开的时基发生器(诸如 图6的时基发生器604 )通过对到相位滤波器(PLL 608 )的输入进行调 制来产生该输入时钟信号(时钟信号Trig 632 )的期望子采样延迟。
特别地，并且为了便于描述而参考图6的示例性时基发生器604， 使用适当电路将快速变化的相位信号(定时扰动信号)加到输入时钟信 号Trig632上，所述适当电路例如其选择输入640由高速调制器进行驱
15动的复用器(MUX) 636，在该示例中所述高速调制器为由时钟信号Trig 632进行时钟控制并且包含1位sigma-delta调制器(未示出)的数字输 出信号的循环存储器644,其提供高速相位选择信号648。在该示例中， MUX 636具有其可选择的输入信号Trig 632并且时钟信号Trig 632的延 迟版本经由固定延迟652而被延迟。在操作期间，循环存储器644内容 驱动MUX 636的选择输入以便在时钟信号Trig 632和所述时钟信号的 相位延迟版本之间进行连续选择，以使得MUX输出快速变化的相位信 号656。
快速变化的相位信号656被设计为包含如将筒短描述的各种频率分 量。当相位信号656的组合信号(时钟与相位扰动)被加到PLL 608时，
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中。所公开实施例的一个重要好处在于固定的粗延迟元件652无需是小 型的。粗延迟被定义为基本上大于能够使用常规技术可靠构建的最小延 迟的任意延迟。典型地，这样的最小延迟等于在高速通信设备中可获得 的最小位周期。在任意情况下，延迟元件652的延迟越大，能够被编程 的延迟范围就越大并且针对工艺偏差的鲁棒性越强。利用该时基发生器 电路，在相位信号选择的算法步骤实现了微小延迟(fine delay)生成并 且并不依赖于硬件实施方式或受其约束。将其与工业中广泛使用的模拟 延迟线和模拟相位内插器(interpolator)相比。最为重要的是，时基发 生器604的输出处的抖动不大于仅PLL608自身的抖动，并且独立于时 基发生操作。如之前所提到的，常规的活动延迟线和相位内插器系统在
存在于参考时钟信号上的基线抖动之上和上方添加抖动(总之其可能来 自于PLL)。
如所提到的，在该示例中，根据sigma-delta调制来选择循环存储器 644的内容。例如，为了生成相位选择信号648，可以用软件来仿真1 位sigma-delta调制器(未示出)。对sigma-delta调制器的输入是作为目 标的期望相位调制信号。如以下所描述的，该输入可以是DC信号(例 如，比技术的最微小延迟更小的延迟)或常数斜坡信号。当调制器以软 件来仿真时，其生成l位输出波形，所述波形包含原始输入信号以及不 想要的高频量化噪声。通过将sigma-delta调制器的带宽与PLL 608的带 宽相匹配，保证了不想要的高频量化噪声处于PLL的阻带(st叩-band) 中并且并不传播。将简短描述产生相位选择信号的其他示例。而且，重要的是要注意到使用PLL608仅仅是示例性的。能够使用诸如延迟锁定 环之类的任意相位滤波电路。作为另一个示例，使用电阻器串的相位平 均(如在模拟相位内插器中)能够被使用。
除了时基发生器604之外，采样器(在该示例中是数字化器620) 能够采用若干形式中的任意一种。出于该部分的目的，数字化器620是 A/D转换器。对于本领域技术人员很明显的是，数字化器620的电路看 上去可以为常规的数字化器。在后续部分中，描述了采样器的不同紧凑 实施方式的示例，这些示例允许其在内置自检应用中被使用。以下还将 描述与这些测量宏相关联的测量算法的示例。
2.0时基发生-一般用途
仍然参考图6，时基发生器604的用途是以例如图7所示的控制方 式来设置数字化器620的采样时刻。图7图示了时基发生器604的输出 时钟信号700 (对应于图6中的采样触发输入616)如何以线性方式关 于输入时钟信号704緩慢延迟，如分别处于输入和输出时钟信号704、 700之间的相对边缘位移的图708所表示。该部分描述了时基发生器604 如何能够完成这一功能。
PLL的输出相位能够以其输入相位表达为
O) 二_一 + 60_
其中A和",是与设计无关的系数并且其中假设三阶PLL。通常，该 相位传递函数为低通函数，这意味着只要保持在PLL的设计带宽内，PLL 的输出相位就将非常好的追踪输入相位。使用等式{1},能够通过例如 使用相位域中的1位sigma-delta调制对PLL的输入进行调制来实现图7 的行为。
图8图示了示例性的1位sigma-delta调制器800，其是取潜在无限 精度的量并将其转换为l位表示的系统。将无限精度的量物理降低为1 位表示引起严重的量化或舍入(round-off)误差。诸如图8的sigma-delta 调制器800的sigma-delta调制器摆脱了舍入误差并且将其限制在频域中 的特定频带中。如果被调制的信号被局限在不同于舍入误差带的频带 中，则其得以保持。这在图9的图900中被图示，其中正弦波(在图中表示为尖峰(spike) 904)通过低频带中的sigma-delta调制操作来进行 编码，而舍入误差在高频带中进行编码。所迷图绘出了调制器所产生的 1位表示的频i普并且示出了所述1位表示如何保持原始低频正弦波。当 达到恢复原始已调信号的时间时，所需要的就是用于除去所有舍入误差 分量的频率选择滤波器。再次参考图8， sigma-delta调制器800实际上 由字发生器存储器808进行驱动，所述字发生器存储器808包含被调制 的期望波形x[n]804。由于在数字系统中不可能产生无限精度，所以所 述字发生器根据可用的数字计算机体系结构以最大可能的精度(例如 32、 64或128位)来存储波形x[n]804。
再次参考图6，当使得1位sigma-delta调制"相位，，波形能够在PLL (例如图6的PLL 608)的输入处获得时，PLL的输出"相位"将非常 好地保持原始的编码相位信号。延迟元件652和复用器636的组合产生 该输入的1位sigma-delta调制"相位"波形。特别地，该电路实质上快 速延迟或提前对PLL 608的输入时钟信号的相位，如图10中的复合信 号1000所示，其中图10示出了输入到PLL 608 (图6)中的时钟信号 Trig 632的提前或延迟。将会很明显的是，图10中的复合信号1000对 应于图6中的信号656。而且，图10中的控制序列1004对应于图6中 的信号648。由此，从示图的相位点，PLL 608看到快速切换的1位信 号。其通过对该1位信号进行滤波进行响应来产生看上去像图8中的原 始波形函数x[n]804的输出相位信号。应当注意到，图6的延迟元件652 可以;故设计为具有可编程的延迟值以兼顾不同延迟范围配置的离线 (off-line)。仅有的要求是在时基发生器操作时使用固定延迟。
生成相位选择信号(对应于图6的相位选择信号648)的一个示例 是以硬件(未示出，不过在高层与图8中的sigma-delta调制器800相同) 构造整个sigma-delta调制器。在另一个示例中(其在图6中表示)，以 软件来仿真sigma-delta调制器并且其输出被存储在图6的循环存储器 644中。对sigma-delta调制器进行仿真的描述在美国专利号6,931,579 中可以找到，其相关公开内容结合于此作为参考。在又另一个实施例中， 能够使用一阶脉冲密度调制(PDM)转换器(未示出)。PDM转换器 是一种将并行字(例如，16位)从比如字发生器转换为串行流的数字电 路；数字字的值以输出的串行流的密度进行编码。PDM转换器的操作对 于本领域技术人员是已知的。可替换地，能够使用PWM计数器(未示
18出)。
此外，注意到虽然已经描述了 1位sigma-delta调制器，但是能够使 用多位sigma-delta调制器和多位循环存储器。例如，如果使用包含软件 生成的sigma-delta调制流的2位sigma-delta调制器或2位循环存储器， 则可以使用2位复用器以与图6中在两个不同延迟的信号之间进行选择 的复用器636类似的方式从四个不同延迟的(包括零延迟)时钟信号中 进行选择。多位方法的优点在于更多的延迟范围；缺点在于更高的电路 复杂度。
回到时基发生，在时基发生器604的一个示例中，相位选择信号648 被用来对斜坡波形进行编码。特别地，图8中的波形函数x[n]804是一 个理想的近似无限精度的斜坡信号。关于时基发生器604重要的一点是 注意到输出时钟信号700 (图7)相对于输入时钟信号704的边缘放置 是确定的。无论该时基发生器604 (图6)运行多长时间，输入时钟信 号704和输出时钟信号700之间的相位关系将总是相同的。例如，注意 到图7中最后的时钟周期712的相位具有与第一周期716相同的值。时 基发生器608 (图6)并不受到与偏移频率振荡器相关联的漂移和偏离 的影响。
图7中的输出时钟信号700相对于输入时钟信号704的确定性属性 是依据本公开所制造的诸如图6的系统600之类的信号完整性测量系统 的重要好处。与结合图3所描述的延迟时钟子采样算法非常类似，诸如 图6的时基发生器604的本公开的时基发生器的输出能够以非常细致且 确定的釆样时刻对水平轴进行追踪，而几乎不需要任何额外的发明特定 的硬件；并且其在斜坡上升和下降时进行此操作。典型地，时基发生器 进行来回扫描的周期在该示例中是循环存储器664 (图6)及其内容的 长度的函数。斜坡的重复频率fV由下式给出
《= w
其中Fs是系统600的输入时钟信号Trig 632的频率，N是1位存储 器的长度且M是斜坡信号x[n]在每N个周期内的重复次数。考虑最简 单的M=l的示例。在该示例中，时基发生器604的输出在其通过周期 性存储器的一个整个长度进行循环所占的持续时间中斜坡上升和下降。 因此，斜坡在输入时钟信号Trig 632的每N个周期进行重复。为了帮助确定M,我们需要考虑时基发生器的目标分辨率和范围。 参考图11的图1100，其示出了示例性斜坡信号1104，所述斜坡信号的 范围1108通过PLL 608 (图6)(即粗延迟元件652 )的输入处引入的 满标度延迟来确定。这应当如所需要的一样大，虽然其越大，sigma-delta 调制的比特流的带内量化噪声就越大。如之前所提到的，延迟元件652 可以被编程为在满标度延迟和量化噪声之间进行权衡。类似地，还是参 考图11，斜坡信号1104的分辨率1112以及由此时基发生器604 (图6) 等于斜坡信号的编程高度除以其长度。例如，如果满标度延迟为500 psec,则比特流的长度为IOOO位长，并且如果斜坡跨过整个IOOO位， 则在该示例中时基发生器的最大分辨率为0.5 psec。我们能够使用该示 例进一步指出用于对分辨率进行编程的三种不同方式
1 ) 按照以上示例来保持对固定斜坡信号进行编码并且通过跳
过周期来获得更粗的分辨率。特别地，在以上示例中的PLL 的输出处每隔一周期选通一次来实现1 psec而不是0.5 psec的分辨率。
2 ) 按照以上示例来保持对固定斜坡进行编码并且增加存储器
长度。将以上示例中的存储器长度增加到2000位长得到 0.25 psec的分辨率。 3) 在单个存储器内对多个斜坡周期进行编码。特别地，如果 以上示例中的M-2,这意^^木着在IOOO位长的存储器中对两 个斜坡进行了编码，并且获得1 psec的分辨率；直观地， 斜坡必须快速上升和下降两次以便在相同的1000位长持 续时间的范围内，这样它们的斜面更为陡峭。 严格地讲，原则上能够在不改变目标分辨率的情况下改变M，但是 这超出了这部分的范围。在小范围(netshell)中，这通过以下在混合信 号测试领域中众所周知的相干采样要求来实现。作为参考，读者引向这 里的5.2部分以及M. Bums和G. W. Roberts的An Introduction to Mixed-Signal IC Test and Measurement,牛津大学出版社，纽约，2001， 其相关公开内容结合于此作为参考。
图12图示了如何设计和操作诸如图6的时基发生器604的流程图 1200。在该示例中，对于流程图1200中所示的步骤存在硬件组件和软 件組件。所迷硬件组件在图6中被表示出，且所述软件組件在图8和9以及之前的文字中4皮表示出。
在步骤1205，确定信号完整性测量系统600的目标采样频率。在步 骤1210，确定PLL608的合理带宽。潜在地，这通过目标应用来确定。 例如，如果测试系统意在遵循诸如PCIExpress (高速PCI)之类的特定 标准，所述标准群体的规范将驱动PLL的带宽。在没有特定需求的情况 下，出于稳定性的考虑，该带宽应当被取为小于步骤1205中所确定的 采样频率的十分之一。在步骤1215，诸如图8的1位sigma-delta调制 器800之类的sigma-delta调制器(这里以软件实现)被设计为匹配PLL 608的频率响应。在步骤1220，使用目标分辨率、范围、测试时间和采 样频率来确定所要仿真的斜坡波形。 一 旦已经确定了适当的斜坡波形，
则其被置于图8的字发生器808中，并且在步骤1225, sigma-delta调制 器使用所述斜坡波形运行并且对输出的1位表示分析准确度。特别地， 图8中的sigma-delta调制器808通常是无序的并且具有无限的持续时间 响应。在该示例中，仅需要调制器所输出的长度为N的有限序列并且存 储在循环存储器644中。在所述存储器中存储该序列之前，需要验证其 准确度。这可以通过在所选择的序列上执行FFT并观察频谱来实现。诸 如图9中的图900之类的频谱将^:观察到。本领域技术人员将理解如何 分析该频镨。可替换地，当其存储在循环存储器644中时执行所选择的 1位序列的软件仿真来验证其工作良好。应当理解的是，可能需要用来 选择在信号完整性系统600中使用的最佳N位的迭代过程(步骤1230)。 一旦在该示例中所述1位序列被存储在循环存储器644中，就能够操作 信号完整性测量系统600对真实信号执行测试。
3.0时基发生-固定延迟
除了斜坡生成(例如，按照图12的流程图1200)之外，本公开的 另一实施例包括创建时基发生器604 (图6)的固定选通延迟输出。这 在误比特率应用和时钟测试应用中尤其有用。为了在所给出的时基发生 器中产生固定的选通延迟，图12的流程图1200中仅有的必要差异是以 DC信号替代sigma-delta调制步骤(即，步骤1225 )中的斜坡信号。特 别地，图8中的x[n]804现在是与斜坡信号相对的常数信号。对于DC 信号所驱动的sigma-delta调制器的稳定性要求在本领域中得以理解并 且需要被重视。且不说sigma-delta调制，能够使用PDM计数器、PWM
21计数器或者甚至是线性反馈移位寄存器对DC信号进行编码。 4.0采样器设计
到目前为止，采样器(数字化器620)已经被表示为图6中的A/D 转换器。该部分介绍了具有不同复杂度级别的采样器设计的三种变体。 参考图13，在图13中的附图标记1300处图示了简单的采样器设计，并 且目前对用于内置自检的信号完整性测量宏中的实施方式而言最为优 选的是D型触发器(D-FF)。这样的电路可被认为是零交叉检测器。如 果D-FF1300的时钟输入1304在SUT输入1308高于触发器的内部切换 阈值时到达，则逻辑'T，被采样；如果时钟输入在SUT输入低于触发 器的切换阈值时到达，则逻辑"0"被采样。当结合本公开诸如图6的 时基发生器604的时基发生器(例如，作为数字化器620的替代)时， D-FF 1300可被用来测量各种信号出现的定时。参考图13，考虑当信号 到达的时间被找到时的情况。时基发生器緩慢倾斜(即延迟)D-FF 1300 的采样时钟，如斜坡周期i-3到i+l所表示的，并且D-FF在输入1308 处对进入的SUT进行采样。D-FF 1300的输出将在时基发生器的输出开 始落后于所测量的SUT时进行转变。由此，知道D-FF 1300的输出何时 转变，并且知道时基发生器的相位，就能够确定SUT的到达时间。
在更为严格的条件下，D-FF 1300实质上对其D输入信号(这里是 输入1308处的SUT)在其时钟输入信号(这里是诸如图6的时基发生 器604之类的时基发生器的输出)之前到达的可能性进行采样。通过使 用时基发生器来扫描时钟输入，D-FF 1300能够被用来构造被测信号的 到达时间的累积分布函数。在没有噪声或抖动的情况下，如图13所示， 累积分布函数是阶梯函数。在存在噪声或抖动的情况下， 一些输入信号 转变会比正常情况更早发生而其他会更晚发生。时基发生器的每个斜坡 周期的D-FF 1300输出看上去将与图14的输出信号区段1400、 1404相 似。
D-FF 1300的输出能够被整齐存储在捕获存储器中，例如图6中概 念性图示出的捕获存储器624。如果D-FF 1300的输出在单独的捕获存 储器位置中被适当累积，则能够绘制出在输入1308处的被测信号定时 的准确累积分布函数。通过"适当累积"，意味着图14中样本的第二 序列1408^L累积到用于第一次运行中的对应序列1412的完全相同的存储器位置。原因在于每个存储器位置现在对应于采样时钟的相位值；每 个存储器位置是图1的x轴上的一个点。通过将每个数字化周期(其对 应于斜坡周期)存储到相同的存储器位置，漂移或偏离问题就不会对结 果造成影响。这就是本公开的时基发生器(例如图6的时基发生器604) 的确定性属性如此有益的原因。
一旦所有斜坡周期结果的和被累积在捕获存储器中，就能够获得对
于被测信号到达时间的统计。例如，我们能够区分捕获存储器的内容(累 积分布函数)来获得被测信号上的抖动的柱状图或概率密度函数。使用 图15中所示的该方法来获得柱状图1500的示例。在此部分中省略了对 D-FF 1300的输出到抖动柱状图的转变的进一步描述。然而，这样的描 述能够在M. Hafed、 N. Abaskharoun、 G. W. Roberts的"A Stand-Alone Integrated Test Core for Time and Frequency Domain Measurements" , Proc.
第1031-1040页，2000以及N. Abaskharoun、 M. Hafed、 G. W. Roberts的"Strategies for On-Chip Sub-Nanosecond Signal Capture and Timing Measurements" ,/ roc./E五五/rC,第174-177页，2001中找到， 其全文结合于此作为参考。在以下部分中，特别指出了本公开特定实施 例的统计计算的特定的各个原始方面。
使用D-FF执行采样操作考虑到了信号定时的测量。例如，其允许 测量高速数字信号或时钟信号上的抖动。除测量定时之外， 一些测试应 用需要完整波形的数字化以便确定诸如上升时间、下降时间、超越 (overshoot)、最大电压或最小电压之类的AC量。对于这样的应用， 能够使用采样器的第二种变体，即比较器(其在图16的附图标记1600 处图示)。如在图16中所看到的，比较器1600能够与例如由可编程参 考1608所提供的可变参考电压1604相结合来产生任意分辨率的电压数 字化器。图16中所示的采样与保持电路1612、 1616可位于比较器1600 自身的电路中并且无需明确实施。
诸如比较器1600之类的比较器在连接到本公开的时基发生器(例 如图6的时基发生器604)时能够以两种方式进行操作。在这种情况下， 比较器1600可以替代数字化器620或者可连接到时基发生器604的输 出。首先，时基发生器604能够被禁用或被编程为生成固定的采样偏移 量。接着，通过重复输入被测信号1620 (对应于图6的信号628)的多 次运行，参考输入电压1604能够被扫入比较器1600,并且能够逐步构建被测电压波形的温度计代码表示。例如，如果发现20%至80%的上 升时间，则对比较器1600的参考输入电压能够被置于20%的水平，并 且记录被测信号1620与该水平相交的时间。之后，参考输入电压1604 被置于80%的水平并且记录被测信号1620与该水平相交的时间。上升 时间于是成为两个值之间的差。当要求高定时分辨率时，使得时基发生 器604能够使其输出倾斜。所以，简言之，时间轴和电压轴这二者都逐 渐被扫描以便对被测信号1600进行数字化。在美国专利号6,931,579中 描述了使用单个比较器和高效可编程参考的数字化方法，其相关内容结 合于此作为参考。
这种变体的好处在于其允许对波形的AC参数(而不是仅定时或抖 动)进行完整数字化，而无需占用比D-FF实施方式多得多的区域。作 为第三种变体，能够使用任意的A/D转换器拓朴。通常，这种方法在基 于此技术构造片上测量宏时并不是期望的，但是其能够被用于创建独立 测量仪器的情况。假设在独立仪器情形下区域约束不那么严格。
5.0样本捕获和DSP实施例
在该部分中，在各种测试和测量应用中公开了用于本>^开的测量系 统应用的不同DSP实施例。
5.1时钟抖动和AC参数测量
该部分考虑了对时钟波形的抖动的数字化和分析的问题。所述时钟 波形例如可以处于ASIC或FPGA内部，或者它们可以是诸如时钟发生 器、扇出緩冲器和零延迟緩冲器之类的各种时钟芯片的输出。首先考虑 的是被测时钟信号的频率等于时基发生器的时钟频率的情况。这是本公 开的时基发生器的简单配置。
图17图示了示例性配置1700,其中信号完整性测量系统1704 ^f皮应 用于多通道的被测设备(DUT) 1708。在图17中，时钟信号DIN的频 率是DUT 1708的输入处的频率，时钟信号DOUT的频率是DUT的输 出处的频率，时钟信号TB的频率是时基发生器1712的输出的频率，且 时钟信号TBDSP的频率是数字信号处理器(DSP) 1720对采样器1716 的输出进行时钟控制和分析的频率。
当DUT 1708的输出处的信号DOUT和时基发生器1712的输出的信号TB的频率为相同值时，如图17所示，对应于时钟信号DIN、DOUT、 TB、 TBDSP的各个波形看上去分别与图18的波形1800、 1804、 1808、 1812类似。参考图18,时钟信号TB和TBDSP的多个带被用来图示时 基发生器1712的扫描动作。本公开的时基发生器之前的解释适用于图 18的波形1800、 1804、 1808、 1812。也就是说，时基发生器1712 (图 17)输出的每个新的时钟周期对应于最终数字化波形的x轴的增量，并 且该增量对应于在以上部分2.0中所执行的分辨率计算。
通常，可能希望测量未必与时基发生器1712的输出处的时钟信号 TB的频率相等的时钟频率。这能够在本公开的信号完整性测量系统中 实现并且能够在图19的背景下进行解释，图19图示了可替代的信号完 整性测量系统1卯0。参考图19，可以看到分别处于DUT 1904和时基发 生器1908的输出处的时钟信号DOUT、 TB的频率这二者都从公共振荡 器1912的频率得到。这通常并不是用于大多数时钟应用的不合理假设。 特别地，假设
7B = ~F。SC
& {3}
和
W， {4}
其中M和N是表示对应组件(DUT 1904或时基发生器1908)的频 率之间的合理关系的整数且Fosc是振荡器1912的频率。能够示出时钟 信号TB、 DOUT的频率7S和D0f/r将在每个信号周期的确定倍数处相 遇。特别地，它们的交叉将依赖于等式{3}和{4}的最小有理数NTB和
Ndut。
举例来说，考虑其中Z)OLT = 102/33 Fosc且=5/4FWc的情形。 我们首先将Z)06T表示为振荡器1912的频率的34/11倍。接着，11和4 的最小公倍数是44。输出将对准时钟信号TB的每11*5个周期或时钟 信号DOUT的34*4个周期。由于我们使用时钟信号TBDSP对时基发生 器1908的输出进行采样，所以后者需要具有时钟信号TB的周期的11*5 倍的周期。DSP 1916的该采样速率确保了时基发生器1908的输出仅被 用于对被测信号进行相干采样。
以上分析指示对于多频率应用而言，时钟信号TBDSP的频率可以
25与时钟信号TB不同。特别地，在以上示例中，时钟信号TBDSP的频率 是时钟信号TB的频率的1/55。由于仍然希望利用扫描斜坡对每第55个 边缘进行采样(以构造抖动柱状图或测量AC参数)，所以必须考虑斜 坡信号自身上的这种"子采样"的效应。也就是说，通过观察TB信号 的每第55个边缘，存在没有对图7的斜坡708上的每个点进行采样的 风险。通过重申这个作为经典相干采样问题的问题，然而，其能够确保 斜坡上的每个点被时钟信号TB的每笫55个边缘所看到。
通过示例来考虑图20中所示的情形。在该示例中，对应于图6的 循环存储器644的斜坡存储器为8位长，并且时钟信号TBDSP (图20) 的频率是时钟信号TB的频率的1/3。图20中斜坡中的每个样本2000将 被时钟信号TBDSP唯一采样以产生DSP样本2004,虽然其将采用三倍 长的时间来收集所有八个样本。该情形的其他含义是斜坡样本2000现 在如图20明显示出的被弄混(shuffled)。通常，将时钟信号TB的频 率与时钟信号TBDSP的频率之间的比率(在这种情况下为3 )设置为关 于斜坡存储器的长度为相对质数确保了测量中的这种相干性。如果斜坡 存储器的长度为偶数，则该比率可简单地为奇整数，反之亦然。
在结束该部分之前，要注意到样本1716、 1920 (分别见图17和19) 的设计可以例如为以上所述的三种变体之一。也就是说，如果仅发现抖 动，则能够使用D-FF，或者如果需要对整个时钟波形进行数字化，则能 够使用比较器或A/D转换器。
5.2对高速串行模式的抖动测量
对高速串行模式的抖动测量是本公开的实施例所关注的 一个重要 课题。在抖动测量应用中，诸如伪随机位序列(PRBS)之类的任意模 式仅与时钟对照地测量。从实施角度来看，可以认为这与刚才关于图19 和20所描述的问题非常类似。特别地，假设被测量的串行模式与驱动 时基发生器的相同基础振荡器同步。还假设该测试模式是重复的。这两 个假设并非不合理。正像以上刚刚讨论过的多频率时钟的情况，同步和 重复测试模式可以在时基发生器输出时钟(TB)或DSB时钟控制/分析 时钟(TBDSP)每次触发时进行转变或不进行转变。这种行为是确定性 的。通过控制何时对DSP时钟控制/分析时钟TBDSP进行采样，能够预 排(walkthrough)重复串行;f莫式中的不同转变间隔并且分析其抖动。例如，考虑127位长的PRBS模式。该长度能够被映射到等效的M^
和以便获得等效的时钟频率。这些因素接着能够被用来对重复的
PRBS模式的每第127个数据拍(beat)进行采样，就像对以上5.1部分
中的时钟信号所做的那样。当然，就在此时，对PRBS序列中的单个"位"
的统计进行采样。 一旦通过在整个PRBS模式的每次反复对该位进行采
样而构造了其抖动统计，整个观察窗就能够被移位并对模式中的下一位
进行采样。希望重复PRBS模式中的每一 "位"的统计计算的原因在于，
与时钟信号不同的是，经常希望将PRBS才莫式中的每一位的平均边缘到 达时间与存在于所有边缘上的其他随机抖动分量分隔开来。 一旦收集了
重复测试模式中每个边缘的统计，就能够提取出数据独立的抖动(所有 边缘的平均到达时间)以及随机且不相关的抖动。
5.3对高速串行模式的BERT测量和BERT扫掠(scan)测量 除了抖动测量之外，对于高速串行模式经常寻求误比特率(BER) 测量。至少，BER测试器(BERT)实质上以固定延迟值对高速数字模 式进行采样并且将所采样的模式与存储在板上存储器中的预期模式进 行比较。其接着对错误地接收到高速模式的次数进行计数并计算BER 数。系统互连预算定义了用于特定高速链路的最大BER,从而BER测 量是高速数字设计和测试领域中的标准测量。且不说对高速采样器的需 要，现代BERT可以包括微小延迟电路(使用相位内插器或模拟延迟线) 以便控制采样点的放置。其原因在于被测信号的非确定到达时间。也就 是说，现代BERT预期对于路径延迟是不可知的，所以采样点必须是可 编程的。此外，延迟电路的存在允许执行BERT扫掠测量(其中执行多 个BER测量)，其中每个BER测量具有不同的固定采样延迟。所述采 样延迟在该测试中逐步增加或减少。这样的测量给出了给定链路中可用 的边缘的指示。
图21图示了可实施来构造特定紧凑BERT 2104的信号完整性测量 系统2100。如能够在图21中看到的，系统2100可以包括基本上与图6 的系统600中所出现的方式相同的采样器(这里为D-FF 2108)和时基 发生器2U2。然而，与系统600主要的差异在于D-FF 2108的输出处的 处理算法的属性。在图21的背景下，时基发生器2112提供对系统2100 的采样时刻(即，BERT2104)的控制，并且D-FF2108执行采样操作。一旦使用D-FF 2108对SUT进行采样，就能够使用例如解复用器2116 使其减慢(解串)，并接着使用例如板上(on-board)比较器和误差计 数器2124将其与存储在板上预期存储器2120的预期信号(未示出)进 行比较。注意到，解串的步骤并非是必需的。只有在板上存储器2120 和比较器/误差计数器2124无法以高速串行模式的频率运行时才是如 此。
还注意到与斜坡实施例相反，在该实施例中使用了固定延迟版本的 时基发生。特别地，在绝对最小(bare-minimum) BER测量中，时基发 生器2112可以被编程为生成固定延迟，所述固定延迟将D-FF 2108的采 样时刻相对于即将到来的流放置在最优位置。接着，所述流继续运行并 且由比较器/误差计数器2124来计算BER。可替换地，对于BERT扫掠 测量而言，时基发生器2112可以被重复编程为生成增加或降低数值的 固定延迟并且针对每个这样的延迟测量BER。
5.4通用片上信号完整性测量
图22图示了信号完整性测量系统2200的一般配置，其中单个时基 发生器2204被耦合到多个采样器(这里为D-FF 2208 )。这些采样器可 被置于例如ASIC或FPGA的集成电路芯片或芯片系统(未示出)内的 关键位置并且被耦合到外部连接(未示出)以便提供多个采样点，即探 测点0至n。例如，采样点能够被放置在设计中的主要模块(未示出) 之间来评估时钟分布网络的完整性。可替换地，釆样器能够被放置在例 如ASIC或FPGA内的大量DSP块(未示出)周围。这样的块可明显加 压力于供电网络并由于所得延迟退化(delaydegradation)而导致失效。 在任意情况下，重要之处在于诸如时基发生器2204之类的单个时基发 生器能够4皮耦合到诸如D-FF 2208的多个采样元件。所述采样元件可极 为紧凑并且能够很容易地在设计内进行合成。时基发生器2204耗费稍 多的区域，但是在片上抖动或信号完整性测量的背景内仅需要实施其一 个实例，从而使得系统2200在片上空间占用方面非常高效。
本公开的方法、系统及其组件具有显著的商业应用可能性。作为内 置宏，本公开的信号完整性测量系统可被部署在ASIC以及FPGA及其 他集成电路中。FPGA由于其灵活性和成本优势在工业中具有广泛应用。 然而，FPGA技术具有固有噪声。为了避免这些噪声问题，设计者经常采用非常保守的设计方法。通过允许测量FPGA内部的信号完整性，设 计者能够使用FPGA技术潜在地获得更为积极的性能级别。本公开的技 术的重要性在于其不需要在FPGA内集成任何特殊特征。这在产业中是 前所未有的。任何FPGA的终端用户都能够采用此技术而无需FPGA制 造商构造特殊的模拟特征。
5.4通用片上信号完整性测量
图22图示了信号完整性测量系统2200的 一般部署，其中单个时基 发生器2204被耦合到多个采样器(这里为D-FF 2208)。这些采样器可 以被置于例如ASIC或FPGA的集成电路芯片或芯片系统(未示出)内 的关键位置并且被耦合到外部接点(未示出)以便提供多个采样点，即 探测点0至n。例如，采样点能够被放置在设计中的主要才莫块(未示出) 之间来评估时钟分布网络的完整性。可替换地，采样器能够被放置在例 如ASIC或FPGA内的大量DSP模块(未示出)周围。这样的模块可明 显加压力于供电网络并由于结果延迟退化而导致失效。在任意情况下，
重要之处在于诸如时基发生器2204之类的单个时基发生器能够被耦合 到诸如D-FF 2208之类的多个采样元件。所述采样元件可极为紧凑并且 能够很容易地在设计内进行合成。时基发生器2204耗费稍多的区域， 但是在片上抖动或信号完整性测量的背景内仅需要实施其一个实例，从 而使得系统2200在片上空间占用方面非常高效。
本公开的方法、系统及其组件具有显著的商用可能性。作为内置宏， 本公开的信号完整性测量系统可被部署在ASIC以及FPGA及其他集成 电路中。FPGA由于其灵活性和成本优势在工业中具有广泛应用。然而， FPGA技术具有固有噪声。为了避免这些噪声问题，设计者经常采用非 常保守的设计方法。通过允许测量FPGA内部的信号完整性，设计者能 够使用FPGA技术潜在地获得更为积极的性能级别。本公开的技术的重 要性在于其不需要在FPGA内集成任何特殊特征。这在产业中是前所未 有的。任何FPGA的终端用户能够采用此技术而无需FPGA制造商构造 特殊的模拟特征。
除内置测试领域之外，该技术能够很容易地在紧凑仪器模块中使 用，所述紧凑仪器模块诸如可从加拿大蒙特利尔的加拿大DFT微系统公 司获得的DJ60和DJ518模块。本发明的小尺寸和低成本属性将允许这样的模块制造商以常规技术的部分成本来提供抖动测量能力。
以上已经公开并在附图中图示了示例性实施例。本领域技术人员将 要理解的是，可以对这里特别公开的内容进行各种改变、省略或添加而 不会背离本发明的精神和范围。
权利要求
1. 一种用于测试被测电路的测试器，包括用于根据第一时钟信号来生成时基信号的时基发生器，所述时基发生器包括用于根据所述第一时钟信号来生成快速变化的相位信号的调制电路；以及用于接收快速变化的相位信号并且从其中滤除不想要的高频相位分量以便输出时基信号的相位滤波器；以及用于根据时基信号来对被测信号进行采样以便输出采样信号的采样器。
2. 如权利要求1所述的测试器，其中所述调制电路包括用于从第 一时钟信号的不同延迟版本之中进行连续选择以便生成快速变化的相 位信号的时钟选择电路。
3. 如权利要求2所述的测试器，其中所述调制电路进一步包括用 于接收所述笫一时钟信号并输出相对于笫一时钟信号有相移的第二时 钟信号的延迟元件，所述时钟选择电路包括用于接收第一时钟信号和第 二时钟信号的复用器。
4. 如权利要求3所述的测试器，其中所述延迟元件能够以粗增量 进行编程。
5. 如权利要求3所述的测试器，其中所述复用器包括输出和选择 端口，所述调制电路还包括选择信号发生器，所迷选择信号发生器与所 述复用器的所述选择端口进行操作通信并且被配置成生成高频选择信 号以用于使所述复用器在第一时钟信号和第二时钟信号之间进行连续 选择。
6. 如权利要求5所述的测试器，其中所述复用器的高频选择信号 与第一和笫二时钟信号同步。
7. 如权利要求5所迷的测试器，其中所述选择信号发生器包括包 含数字数据的循环存储器。
8. 如权利要求7所述的测试器，其中所述数字数据依据sigma-delta调制进行配置。
9. 如权利要求7所述的测试器，其中所述数字数据依椐一阶脉沖 密度调制进行配置。
10. 如权利要求7所述的测试器，其中所述数字数据依据脉冲宽度 调制进行配置。
11. 如权利要求7所述的测试器，其中所述数字数据表示sigma-delta 调制的常数斜坡信号。
12. 如权利要求11所述的测试器，其中所迷数字数据表示一阶脉 冲密度调制的斜坡信号。
13. 如权利要求11所述的测试器，其中所述数字数据表示脉冲宽 度调制的斜坡信号。
14. 如权利要求7所述的测试器，其中所述数字数据表示sigma-ddta 调制的DC信号。
15. 如权利要求14所述的测试器，其中所述数字数据表示一阶脉 沖密度调制的DC信号。
16. 如权利要求7所述的测试器，其中所述数字数据表示脉冲宽度 调制的DC信号。
17. 如权利要求5所述的测试器，其中所述选择信号发生器包括由 数字字发生器驱动的sigma-delta调制器。
18. 如权利要求17所述的测试器，其中所述数字字发生器表示常 数斜坡输出。
19. 如权利要求17所述的测试器，其中所述数字字发生器表示常 数且不变的输出。
20. 如权利要求1所述的测试器，其中所述采样器包括沖莫数转换器。
21. 如权利要求1所述的测试器，其中所述采样器包括D型触发器。
22. 如权利要求l所述的测试器，进一步包括用于接收采样信号的 电压比较器。
23. 如权利要求22所述的测试器，其中所述电压比较器被配置成 对被测信号进行采样以便生成采样信号。
24. 如权利要求22所述的测试器，其中所述采样信号具有电压并 且所述测试器进一步包括用于生成扫描所述电压的参考电压信号的参 考发生器，所述电压比较器被配置成将所扫描的参考电压信号和采样信 号互相进行比较。
25. 如权利要求22所述的测试器，其中所述电压比较器具有输出， 所述测试器进一步包括用于存储所述输出以供进一步分析的存储器。
26. 如权利要求1所述的测试器，其中所述相位滤波器包括锁相环。
27. 如权利要求1所述的测试器，其中所述调制电路根据数字数据 来生成快速变化的相位信号。
28. 如权利要求27所述的测试器，其中所述数字数据依据 sigma-delta调制进4亍配置。
29. 如权利要求27所述的测试器，其中所述数字数据依据一阶脉 沖密度调制进行配置。
30. 如权利要求27所述的测试器，其中所述数字数据依据脉沖宽 度调制进行配置。
31. 如权利要求27所述的测试器，其中所述数字数据表示 sigma-delta调制的常数斜坡信号。
32. 如权利要求27所述的测试器，其中所述数字数据表示 sigma-delta调制的DC信号。
33. 如权利要求1所述的测试器，其中所述测试器执行多个周期并 且进一步包括存储器控制器和具有多个存储位置的测试数据捕获存储 器，所述存储器控制器被配置用于在所述多个周期期间在所述多个存储 位置中重复存储所述采样器的输出。
34. 如权利要求1所述的测试器，进一步包括用于接收对应的多个被测信号的多个采样器，所述多个采样器中的 每一个对所迷时基发生器的时基信号进行响应；以及 用于接收所述多个采样器的输出的数字信号处理器。
35. 如权利要求34所述的测试器，进一步包括用于驱动所述时基 发生器和被测电路的振荡器。
36. 如权利要求34所述的测试器，其中所述被测电路位于第一集 成电路芯片上并且所述时基发生器位于第二集成电路芯片上。
37. 如权利要求1所述的测试器，其中所述被测电路位于第一集成 电路芯片上并且所述时基发生器位于第二集成电路芯片上。
38. 如权利要求1所述的测试器，其中所述被测电路和所述时基发 生器位于共同的芯片上。
39. 如权利要求1所述的测试器，进一步包括 用于提供预期数据信号的预期数据存储器；以及 用于将所迷采样信号与所述预期数据信号进行比较的数字比较器。
40. 如权利要求39所述的测试器，进一步包括与所述数字比较器 进行通信以用于对所述采样信号和所述预期数据信号之间的失配误差 进行计数的误差计数器。
41. 如权利要求39所述的测试器，进一步包括解复用器，响应于 所述时基信号，其用于对所述采样信号进行解复用以供输入到所迷数字 比较器中。
42. 如权利要求1所述的测试器，进一步包括多个探测点，所迷多 个探测点均具有对应的与其相关联的、对所述时基信号进行响应的相应 采样器。
43. 如权利要求42所述的测试器，进一步包括所述多个探测点中 的每一个之后的存储器。
44. 如权利要求1所述的测试器，进一步包括存储器和数字信号处 理器控制器，所述数字信号处理器控制器用于有选择地收集来自所述采 样器的所述采样信号并且将所述采样信号存储在所述存储器中。
45. —种测试;故测电路的方法，包括 对被测电路进行激励以产生被测响应信号； 根据第一时钟信号来生成快速变化的相位信号； 对快速变化的相位信号进行滤波以除去不想要的高频相位分量以便生成高分辨率的时基信号；以及根据时基信号对被测响应信号进行采样以便提供^支测采样信号。
46. 如权利要求45所述的方法，其中所述生成快速变化的相位信 号包括从笫 一 时钟信号的不同延迟版本之中进行连续选择。
47. 如权利要求46所述的方法，其中所述从第一时钟信号的所述 不同延迟版本之中进行连续选择包括根据sigma-delta调制的重复波形 从所述不同延迟版本之中进行选择。
48. 如权利要求47所述的方法，其中所述从笫一时钟信号的所述 不同延迟版本之中进行连续选择包括根据sigma-delta调制的重复波形 的数字表示从所述不同延迟版本之中进行选择。
49. 如权利要求47所述的方法，其中所述从第一时钟信号的所述 不同延迟版本之中进行连续选择包括根据sigma-delta调制的常数斜坡 信号从所述不同延迟版本之中进行选择。
50. 如权利要求47所述的方法，其中所述从第一时钟信号的所述不同延迟版本之中进行连续选择包括根据sigma-delta调制的DC信号从 所述不同延迟版本之中进行选择。
51. 如权利要求46所述的方法，其中所述生成快速变化的相位信 号包括使第一时钟信号延迟以产生相对于第一时钟信号有相移的第二 时钟信号，并且响应于数字信号而在第一时钟信号和第二时钟信号之间 进行快速选择以便生成快速变化的相位信号。
52. 如权利要求51所述的方法，其中所述使第一时钟信号延迟包 括向第一时钟信号赋予粗延迟。
53. 如权利要求51所述的方法，进一步包括将数字信号存储在循 环存储器中，所迷生成快速变化的相位信号包括通过所述数字信号进行 循环。
54. 如权利要求51所述的方法，进一步包括利用sigma-delta调制 器的输出对数字信号进行编码。
55. 如权利要求51所述的方法，其中所述对数字信号进行编码包 括依据 一 阶脉沖密度调制对数字信号进行编码。
56. 如权利要求51所述的方法，其中所述对数字信号进行编码包 括依据一阶脉冲宽度调制对数字信号进行编码。
57. 如权利要求51所述的方法，其中所述对数字信号进行编码包 括利用sigma-delta调制的常数斜坡信号对数字信号进行编码。
58. 如权利要求51所述的方法，其中所述对数字信号进行编码包 括利用sigma-delta调制的DC信号对数字信号进行编码。
59. 如权利要求46所述的方法，其中所述从第一时钟信号的所述 不同延迟版本之中进行连续选择包括周期性地从循环存储器读取一系 列选择位。
60. 如权利要求45所述的方法，其中所述对快速变化的相位信号 进行滤波包括使用锁相环对快速变化的相位信号进行滤波。
61. 如权利要求45所述的方法，其中所述对快速变化的相位信号 进行滤波包括使用延迟锁定环对快速变换的相位信号进行滤波。
62. 如权利要求45所述的方法，其中对被测信号的所述采样包括 使用D型触发器对所述测试数据进行采样。
63. 如权利要求45所迷的方法，其中对被测信号的所述采样包括 使用模数转换器对所述测试数据进行采样。
64. 如权利要求45所述的方法，进一步包括将被测采样信号与参 考信号进行比较。
65. 如权利要求64所述的方法，其中所述将被测采样信号与参考 信号进行比较包括将被测采样信号与电压扫描的参考信号进行比较。
66. 如权利要求45所述的方法，其中所述被测采样信号具有笫一 频率并且所述时基信号具有第二频率，所述笫二频率被选择以确保在第 一频率和第二频率之间存在最小公倍数。
67. 如权利要求45所述的方法，其中所述被测响应信号包括与不 同频率时钟信号等效的高速重复串行模式。
68. 如权利要求45所述的方法，进一步包括根据被测采样信号来 计算误比特率。
69. 如权利要求68所述的方法，其中计算误比特率包括将被测采 样信号与预期数据信号进行比较。
70. 如权利要求69所述的方法，其中所述被测采样信号具有速度， 并且所述方法进一步包括为了计算误比特率而在将采样信号与预期数 据信号进行比较之前减慢所述速度。
71. 如权利要求45所述的方法，其中对被测信号的所述采样在多 个周期上执行，并且所述方法进一步包括将所迷被测采样信号在所述多 个周期上写到特定存储器空间并进行累积。
72. 如权利要求45所述的方法，其中对被测信号的所述采样在多 个探测位点上执行，并且所述方法进一步包括将被测釆样信号从所述多 个探测位点中的每一个写到相应存储器。
73. —种为测试器提供时基发生器的方法，包括 确定测试器的目标采样频率；定义相位滤波器的带宽，所述相位滤波器具有频率响应； 根据相位滤波器的频率响应来提供sigma-delta调制器； 利用波形来仿真所述sigma-delta调制器以便提供仿真； 在所述仿真的输出处选择有限长度的序列；以及 提供用于响应于所述sigma-delta调制器的输出而对测试数据进行 采样的采样器。
74. 如权利要求73所述的方法，其中所述定义相位滤波器的带宽 包括定义锁相环的带宽。
75. 如权利要求73所迷的方法，其中所述相位滤波器包括锁相环 并且所述提供sigma-delta调制器包括将sigma-delta调制器与所述相位 滤波器的频率响应进行匹配。
76. 如权利要求73所迷的方法，其中所述利用波形来仿真所述 sigma-delta调制器包括利用常数斜坡波形来仿真所述sigma-delta调制 器。
77. 如权利要求73所述的方法，其中所述利用波形来仿真所述 sigma-delta调制器包括利用DC波形来仿真所述sigma-delta调制器。
全文摘要
信号完整性测量系统和方法，其利用唯一时基发生技术来控制对一个或多个被测信号的采样。依据本公开内容所制造的时基发生器包括相位滤波器和调制电路，所述调制电路根据sigma-delta调制器的输出来生成快速变化的相位信号。所述相位滤波器从所述快速变化的相位信号中滤除不想要的高频相位分量。经滤波的信号被用来对一个或多个采样器进行时钟控制以便产生被测信号(一个或多个)的采样实例。所述采样实例接着使用适于被测信号类型(一个或多个)的任意一种或多种技术来进行分析。
文档编号G01M99/00GK101548167SQ200780033984
公开日2009年9月30日 申请日期2007年7月13日 优先权日2006年7月14日
发明者M·M·哈菲德 申请人:Dft微系统公司