基于fpga的dds信号发生器的制造方法
【专利摘要】基于FPGA的DDS信号发生器，涉及DDS信号发生器，本实用新型为了解决目前基于DDS芯片的信号发生器存在输出波形固定、缺乏远程控制及灵活性差的问题，本实用新型包括远程输入、蓝牙模块、32位累加器、ROM、数模转换电路、电流转电压电路、二阶有源低通滤波器和幅度调节电路，远程输入与蓝牙模块无线通信，蓝牙模块与32位累加器连通，32位累加器与ROM连通，ROM的输出端与数模转换电路连通，数模转换电路与电流转电压电路连通，电流转电压电路的输出端与二阶有源低通滤波器连通，二阶有源低通滤波器的输出端与幅度调节电路连通，幅度调节电路的输出端为DDS信号发生器的输出端。本实用新型适用于DDS信号发生器。
【专利说明】基于FPGA的DDS信号发生器
【技术领域】
[0001]本实用新型涉及DDS信号发生器。
【背景技术】
[0002]信号发生器作为一种基本电子设备广泛的应用于教学、科研中。随着可编程逻辑器件(FPGA)的不断发展，直接频率合成(DDS)技术应用的愈加成熟，使得基于DDS芯片的信号发生器得以广泛应用。
[0003]但目前基于DDS芯片的信号发生器存在输出波形固定、缺乏远程控制及灵活性差的问题。
实用新型内容
[0004]本实用新型的目的是为了解决目前基于DDS芯片的信号发生器存在输出波形固定、缺乏远程控制及灵活性差的问题，提供一种基于FPGA的DDS信号发生器。
[0005]基于FPGA的DDS信号发生器，它包括远程输入、蓝牙模块、32位累加器、ROM、数模转换电路、电流转电压电路、二阶有源低通滤波器和幅度调节电路，远程输入与蓝牙模块通过无线信号通信，蓝牙模块的信号输出端与32位累加器的信号输入端连通，32位累加器的信号输出端与ROM的信号输入端连通，ROM的信号输出端与数模转换电路的信号输入端连通，数模转换电路的信号输出端与电流转电压电路的信号输入端连通，电流转电压电路的信号输出端与二阶有源低通滤波器的信号输入端连通，二阶有源低通滤波器的信号输出端与幅度调节电路的信号输入端连通，幅度调节电路的信号输出端为DDS信号发生器的输出端。
[0006]本实用新型利用DDS原理在FPGA平台上实现了多种波形信号发生，并且通过远程输入频率控制字M，实现了能根据要求在线更新波形信号的发生，具有远程控制的特点，能产生不同频率、幅度的正弦波、三角波、矩形波信号，满足预定指标的多波形输出，仿真和实测结果均证实了其灵活性和可靠性。
【专利附图】
【附图说明】
[0007]图1为本实用新型的系统结构示意图，图2为【具体实施方式】二数模转换电路的电路图，图3为【具体实施方式】三的电流转电压电路的电路图，图4为【具体实施方式】四的二阶有源低通滤波器的电路图，图5为【具体实施方式】五的幅度调节电路的电路图，图6为【具体实施方式】六的DDS程序流程图，图7为【具体实施方式】六的输出正弦波时序仿真波形图，图8为【具体实施方式】六的输出正弦波的波形图，图9为【具体实施方式】六的输出三角波的波形图，图10为【具体实施方式】六的输出方波的波形图。
【具体实施方式】
[0008]【具体实施方式】一:结合图1说明本实施方式，本实施方式所述基于FPGA的DDS信号发生器，它包括远程输入1、蓝牙模块2、32位累加器3、R0M4、数模转换电路5、电流转电压电路6、二阶有源低通滤波器7和幅度调节电路8，远程输入I与蓝牙模块2通过无线信号通信，蓝牙模块2的信号输出端与32位累加器3的信号输入端连通，32位累加器3的信号输出端与R0M4的信号输入端连通，R0M4的信号输出端与数模转换电路5的信号输入端连通，数模转换电路5的信号输出端与电流转电压电路6的信号输入端连通，电流转电压电路6的信号输出端与二阶有源低通滤波器7的信号输入端连通，二阶有源低通滤波器7的信号输出端与幅度调节电路8的信号输入端连通，幅度调节电路8的信号输出端为DDS信号发生器的输出端。
[0009]本实用新型利用蓝牙模块2，将远程输入I的频率控制字M输入到32位累加器3进行累加运算，截取32位累加器3的第24到第30位作为R0M(只读存储器)4的地址，只读存储器R0M4中存储8位的数字波形数据；R0M4在累加器的控制下，输出8位的数字波形数据，经过数模转换电路5转换为模拟量，因为数模转换电路5输出的是电流的形式，所以通过电压转电流电路6转换为电压形式的模拟波形，但其中还含有大量的高频成分，为了输出频率纯净的信号波形，再通过一个二阶的有源低通滤波器7，最后为了调节输出信号的峰峰值，再引入一个幅度调节电路8，实现了满足预定指标的、可靠的多波形输出。
[0010]根据直接数字频率合成理论将系统的频率分辨率及输出频率写为:
[0011]f狐今⑴
[0012]其中felk和N为系统时钟和位宽，M为频率控制字，利用信号相位与时间成线性关系的特性，直接对所需信号进行抽样、量化和映射，输出频率可调的信号波形。每个时钟周期内，由频率控制字M决定相位增量的大小以控制输出频率。由式子可以看出fdl^PN也关系着D/A转换的频率，位宽N越大、时钟f；lk越低，分辨率越高，但系统时钟变低，也会降低最大的输出频率，以及一个周期波形的采样数值的输出个数。
[0013]【具体实施方式】二:结合图2说明本实施方式，本实施方式是对【具体实施方式】一所述基于FPGA的DDS信号发生器的进一步限定，数模转换电路5采用DAC0832。
[0014]数模转换电路5采用DAC0832，DAC0832是8位分辨率的倒T型电阻网络型D/A转换器。根据对DAC0832的数据锁存器和DAC寄存器的不同控制方式，DAC0832有三种工作方式:直通方式、单缓冲方式和双缓冲方式；本实用新型使用的是直通的工作方式。DAC0832逻辑输入满足TTL电平，可直接与TTL电路或微机电路连接。
[0015]【具体实施方式】三:结合图3说明本实施方式，本实施方式是对【具体实施方式】一所述基于FPGA的DDS信号发生器的进一步限定，电流转电压电路6采用NE5532。
[0016]由于DAC0832的转换结果以电流形式输出。为了得到模拟电压信号，需要通过一个高输入阻抗的线性运算放大器。运放的反馈电阻可通过RFB端引用片内固有电阻，也可外接。为了将DAC0832转换得到的模拟电流值转换为模拟的电压值，在ADC0832的输出端接了由运放NE5532构成的电流转电压电路，如图3所示。
[0017]NE5532是高性能低噪声双运算放大器(双运放)集成电路。与很多标准运放相似，但它具有更好的噪声性能，优良的输出驱动能力及相当高的小信号带宽，电源电压范围大等特点。因此很适合应用在高品质和专业音响设备、仪器、控制电路及电话通道放大器。
[0018]DAC0832的转换电流输出为:
[0019]離 U—?(2)
ουτι 15Α?256
______ rvRBF ,,255-Digital_Input⑴
[o_ W:涵X-^--⑴
[0021]电流转电压输出为:
[0022]Vout = -(1unXR19)(4)。
[0023]【具体实施方式】四:结合图4说明本实施方式，本实施方式是对【具体实施方式】一所述基于FPGA的DDS信号发生器的进一步限定，二阶有源低通滤波器7采用NE5532。
[0024]二阶有源低通滤波器也采用运放NE5532，其截止频率设计为6KHz，函数信号发生器的输出最高频率是20KHz，根据实际调试中出现的情况:将低通滤波器的截止频率设计为6KHz时，输出的波形频率纯净，如果提高低通滤波器的截止频率，输出波形就会有高频成分，如果降低截止频率就会降低输出波形的最高频率。二阶有源低通滤波器如图4所示。
[0025]其特征频率为:
[0026]J0=~~(5)
0 InRC
[0027]将R = 1ΚΩ ,C = 1nF带入式5计算得fQ = 16KHz。二阶低通滤波器的通带截止频率为:fp = 0.37f。，将fQ = 16KHz带入计算得截止频率fp = 5.92KHz，通带放大倍数为I。
[0028]【具体实施方式】五:结合图5说明本实施方式，本实施方式是对【具体实施方式】一所述基于FPGA的DDS信号发生器的进一步限定，幅度调节电路8采用NE5532。
[0029]为了实现输出波形的幅度可调，在函数信号发生器的输出端连接一个电压跟随器，并用一个滑动变阻器调节输出的波形峰值。幅度调接电路8由运放NE5532构成，如图5所示。
[0030]【具体实施方式】六:结合图6至图10说明本实施方式，本实施方式是对【具体实施方式】一所述基于FPGA的DDS信号发生器的进一步限定，幅度调节电路8还包括IXD显示器，LCD显示器的信号输入端与幅度调节电路(8)的信号输出端连通。
[0031]IXD显示器用于即时显示波形信号的类型、频率和幅值。
[0032]结合图6说明本实用新型的具体应用过程:
[0033]DDS程序流程图如图6所示，32位累加器对输出的频率控制字进行不断的累加，取32位累加器的的第24到第30位作为ROM的地址，根据32位累加器的第32位和第31位的值对ROM地址和ROM输出数据做如下处理:
[0034]I)第32位等于O且第31位等于0，则ROM地址和ROM输出数据不变；
[0035]2)第32位等于O且第31位等于1，则ROM地址取反但ROM输出数据不变；
[0036]3)第32位等于I且第31位等于0，则ROM地址不变但ROM输出数据取反；
[0037]4)第32位等于O且第31位等于0，则ROM地址取反和ROM输出数据也取反。
[0038]DDS输出正弦波的时序仿真波形如图7所示。第一个信号是10MHz系统时钟clk，第二个信号是复位信号rst_n，第三个信号是累加器add，第四个信号是累加器的高8位即ROM地址，第六个信号是ROM输出即波形数据。
[0039]结合图8至图10说明硬件调试:
[0040]该信号发生器可以输出一定功率的幅度、频率可调的正弦波、方波、三角波信号。该信号发生器输出波形的频率分辨率为1Hz、输出频率范围:lHZ-20kHZ，输出电压范围:50mV-lVo
[0041 ] 由于低通滤波器的电容对输出三角波和方波的充放电影响，输出三角波和方波的频率越高，影响越严重，导致输出的波形失真。经过测量，三角波的输出不失真的频率为5KHz左右，输出方波不失真的频率为2KHz左右。由于DDS采用全数字结构，不可避免地引入了散杂。其来源主要有三个:相位累加器相位舍入误差造成的散杂；幅度量化误差造成的散杂和DAC非理想特性造成的散杂。
[0042]函数信号发生器输出频率为1.3KHz的正弦波如图8所示，函数信号发生器输出频率为1.2KHz的三角波如图9所示，函数信号发生器输出频率为1.2KHz的方波如图10所示。结果表明输出波形达到了设计指标的要求，可以作为稳定的信号源使用。
【权利要求】
1.基于FPGA的DDS信号发生器，其特征在于，它包括远程输入(1)、蓝牙模块(2)、32位累加器(3)、R0M(4)、数模转换电路(5)、电流转电压电路(6)、二阶有源低通滤波器(7)和幅度调节电路(8)，远程输入(1)与蓝牙模块(2)通过无线信号通信，蓝牙模块(2)的信号输出端与32位累加器(3)的信号输入端连通，32位累加器(3)的信号输出端与R0M(4)的信号输入端连通，ROM(4)的信号输出端与数模转换电路(5)的信号输入端连通，数模转换电路(5)的信号输出端与电流转电压电路(6)的信号输入端连通，电流转电压电路(6)的信号输出端与二阶有源低通滤波器(7)的信号输入端连通，二阶有源低通滤波器(7)的信号输出端与幅度调节电路⑶的信号输入端连通，幅度调节电路⑶的信号输出端为DDS信号发生器的输出端。
2.根据权利要求1所述基于FPGA的DDS信号发生器，其特征在于，数模转换电路(5)采用 DAC0832。
3.根据权利要求1所述基于FPGA的DDS信号发生器，其特征在于，电流转电压电路(6)采用 NE5532。
4.根据权利要求1所述基于FPGA的DDS信号发生器，其特征在于，二阶有源低通滤波器(7)采用 NE5532。
5.根据权利要求1所述基于FPGA的DDS信号发生器，其特征在于，幅度调节电路(8)采用 NE5532。
6.根据权利要求1所述基于FPGA的DDS信号发生器，其特征在于，幅度调节电路(8)还包括LCD显示器，LCD显示器的信号输入端与幅度调节电路(8)的信号输出端连通。
【文档编号】H03K3/02GK204131478SQ201420656315
【公开日】2015年1月28日 申请日期:2014年11月5日 优先权日:2014年11月5日
【发明者】郭小霞, 兰朝凤, 刘金凤, 管鑫, 贾添植 申请人:哈尔滨理工大学