专利名称：测量装置和用于测量芯片到芯片载体连接的方法
技术领域：
各种实施方式通常涉及测量装置和用于测量芯片到芯片载体连接(chip-to-chip-carrier connection)的方法。
背景技术：
在制造集成电路(例如，诸如微控制器装置的半导体装置)的过程中，可将半导体芯片连接(例如粘接，例如粘结)至引线框。可进一步将半导体芯片与引线框的连接喷射或模制在芯片壳体中。通过这些制造步骤，引线框的指部可能弯曲或被打乱(disturbed)。由于制造误差，可能出现接合线的漂移或运动。可能仅在最终测试(例如终端测试)中认识到这些制造异常。利用在固定测量点处和预定温度(例如，室温、高温或低温)下测试的产品来实现引脚之间的短路，例如，集成电路的引脚之间的短路。位于性能边缘上的芯片，“外露层”，是并不显而易见地知道在终端测试过程中表现出短路特性的芯片。它们具有质量风险，因为它们可能不会交付给顾客，在制造测试过程中不会表现出任何短路。例如，在交付给最终顾客之后，芯片可能出现故障，从而在芯片制造和生产的质量方面产生问题。如果及早地消除并认识到这些问题，那么可能及早地去除与引线框具有错误连接的芯片。到目前为止，可通过X射线检查系统来检查引线框的指部的位置以及接合线的位置和形状。这种方法通常非常复杂，并且最多仅应用于芯片的样本部分。换句话说，这种方法过于复杂且昂贵，以至于不能应用于整个芯片，因此，可能留下检测不到或未经检查的故障。在很少的情况中，可以用光学X射线控制器来测试整个芯片，例如，100%的芯片。然而，这是昂贵且耗时的。其他测试设备系统可能通常缺少检测引线框的指部与接合线之间的低质量连接的灵敏度。
发明内容
各种实施方式提供一种测量装置，包括电源，被构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力；芯片配置(chiparrangement)容纳部分,被构造为容纳芯片配置，该芯片配置包括芯片和经由一个或多个芯片到芯片载体连接而连接至芯片的芯片载体；检测部分，包括极板(Plate)以及与极板耦接并被构造为检测来自极板的电信号的检测电路；其中，极板被构造为，使得其覆盖芯片、芯片载体、以及芯片到芯片载体连接 中的至少一个的至少一部分；并且其中，极板被进一步构造为，使得芯片、芯片载体、以及芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖。
在图中，相似的参考字符通常表示不同视图中的相同零件。附图并非必须是按比例的，相反，重点通常在于说明本发明的原理。在以下描述中，参考以下附图来描述本发明的各个实施方式，附图中图1A、图1B、图IC和图ID示出了根据一个实施方式的测量装置；
图2A图2B和图2C示出了根据一个实施方式的测量装置；图3示出了根据一个实施方式的测量装置；图4示出了根据一个实施方式的测量装置；图5示出了根据一个实施方式的测量装置；图6示出了利用根据一个实施方式的测量装置来测量芯片到芯片连接的方法；图7示出了被构造为执行用于测量芯片到芯片载体连接的指令的计算机设备；
图8A和图SB示出了所测装置中的X射线检测到的故障；图SC示出了利用根据一个实施方式的测量装置进行的测量。
具体实施例方式以下详细描述涉及通过图示示出可实践本发明的特定细节和实施方式的附图。在这里，使用术语“示例性”来表示“用作一个实例、例子或例证”。并非必须将这里描述为“示例性”的任何实施方式或设计解释为比其他实施方式或设计优选或有利。可以使用能够测量载体连接的大量(bulk)特征的自动测量系统来检测与大量特征的任何偏离。这种自动测量系统可包括用于检查集成电路的电容测量系统，例如，被测装置，例如芯片。于是，可以检测与预期电容测量的偏离。目前的电容测量功能(例如无矢量(vector-less)测试)对于检测印刷电路板中的故障仅足够灵敏，例如，检测由故障焊接接缝导致的明显的开路。然而，其对于元件级别的半导体装置的电容测试来说太不精确，例如，以至于无法测量由故障接合线导致的缺陷。例如，目前，使用Agilent 技术的VTEP(无矢量测试增强性能)技术作为印刷电路板组件PCBA终端测试系统的一部分。Agilent 的VTEP系统被构造为确定PCB上的固定测量点处的电容，该系统包括VTEP多路复用卡、VTEP放大卡、AMP板和传感器极板。各个实施方式可提供一种自动测量装置，用于精确地测量由集成电路模块中的连接缺陷导致的电容变化，例如，芯片与引线框之间的接合线中的故障、接合线之间的“接近短路”状态、引线框之间的“接近短路”状态、以及接合线的垂直下垂。各个实施方式可进一步提供一种自动测量装置，使得每个所获得的测量结果可与连接故障精确且有效地匹配，例如，与特定芯片和芯片壳体、引线框指部、引线框引脚或接合线匹配。图IA示出了根据一个实施方式的测量装置100。测量装置100可包括电源102，例如被构造为经由芯片连接106和芯片载体连接108中的至少一个对芯片(也可能叫做裸片)104提供电力(例如电信号，例如AC源信号)的AC信号源；芯片配置容纳部分112，被构造为容纳芯片配置114，芯片配置114例如是被测装置，包括芯片104以及经由一个或多个芯片到芯片载体连接118连接至芯片104的芯片载体116 ;检测部分122，包括被构造为覆盖芯片配置114的至少一部分的极板124以及与极板124耦接并被构造检测来自从极板122的电信号的检测电路126。图IB的图示110中示出了包括检测电路126的检测部分122。芯片104可包括半导体芯片，例如硅片，例如微控制器装置。每个芯片到芯片载体连接118可包括经由芯片连接106连接至芯片104的芯片载体连接108，例如，芯片到芯片载体连接118a可包括经由芯片连接106a连接至芯片104的芯片载体连接108a，例如，芯片到芯片载体连接118b可包括经由芯片连接106b连接至芯片104的芯片载体连接108b。芯片连接106可包括接合线。芯片连接106可包括导电材料。芯片载体连接108可包括引线框的一部分。芯片载体连接108可包括引线框指部。芯片载体连接108可包括引线框引脚。芯片载体连接108可包括导电材料。芯片载体连接108可包括芯片载体连接的以下组中的一个或多个的至少一部分，该组包括引线框、导电迹线、基板中的金属迹线、导电导线、焊线(wirebond)、倒装凸点、娃穿孔(through-silicon via) TSV、塑封体穿孔(through-moIdvia) TMV、芯片封装互连。芯片载体连接108可包括引线框引脚。芯片载体连接108可包括导电材料。芯片载体连接108可包括芯片载体连接的以下组中的一个或多个的至少一部分，该组包括引线框、导电迹线、基板中的金属迹线、导电导线、焊线、倒装凸点、硅穿孔TSV、塑封体穿孔TMV、芯片封装互连。芯片配置114可包 括多个芯片载体连接108、108a、108b，例如，多个引线框指部、引线框的形成部分。例如，144引脚引线框壳体可包括144个引线框指部。芯片配置114可包括芯片104和多个芯片到芯片载体连接118、118a、118b、118c。测量装置100可被构造为确定多个芯片到芯片载体连接118、118a、118b、118c中的每个的状态。测量装置100可被构造为测量在芯片到芯片载体连接118周围的区域中感应的电容值。芯片到芯片载体连接118的电容值的偏离可表示芯片连接106与形成芯片到芯片载体连接118的芯片载体连接108之间的较差的质量。芯片到芯片载体连接118的电容值的偏离可表示一种异常，例如扫掠，例如芯片连接106的垂直下垂。芯片到芯片载体连接118的电容值的偏离可表示芯片载体连接108的异常，例如弯曲。芯片载体116可包括印刷电路板。电源102可包括AC电源。如图IB所示，测量装置100的检测部分122可包括与极板124电连接的缓冲组件128，例如低噪声缓冲组件。检测部分122可包括扫描器134、滤波器136和增益放大器138。缓冲组件128可与扫描器134电连接。扫描器134可与滤波器136电连接。滤波器136可与增益放大器138电连接。增益放大器138可与检测电路126电连接。检测电路126可包括基于数字信号处理DSP的AC检测器。测量装置100的检测部分122可包括用于从极板124选择电信号的多路复用电路132。多路复用电路132可与极板124电连接。检测电路126可与多路复用电路132电连接。测量装置100的检测部分122可进一步包括用于处理由检测电路126检测到的一个或多个电信号的处理电路。如图ID的图示120所示，极板124可电连接至放大器板152，例如Agilent VTEPAMP板。放大器板152可直接或间接地形成在极板124上。极板124可经由信号引脚154和接地引脚156电连接至检测电路126。极板124可经由信号引脚154和接地引脚156电连接至放大器板。放大器板152可电连接至检测电路126。可放大器板152可被构造为放大由极板124感测到的信号。芯片配置114可包括图IC所示的芯片封装模块182。芯片封装模块182可包括芯片104的至少一部分和芯片到芯片载体连接118以及芯片壳体184 (例如模制材料)，其中，可通过模制材料184保持(例如模制)芯片104的至少一部分和芯片到芯片载体连接118。芯片封装模块182可包括芯片104的至少一部分、芯片连接106、芯片载体连接108和芯片壳体184 (例如模制材料)，其中，可通过模制材料184保持(例如模制)芯片104的至少一部分、芯片连接106和芯片载体连接108。极板124可包括探针板传感器。极板124可被构造为覆盖芯片配置114的至少一部分。极板124可被构造为使得其覆盖芯片配置114，例如，极板124可覆盖芯片104以及多个芯片到芯片载体连接118、118a、118b中的至少一个。极板124可布置在芯片配置114的至少一部分上方，例如，极板124可被构造为使得其位于芯片配置114上方的预定距离d处，例如，极板124可与芯片配置114隔开预定距离d。极板124可包括被布置为尽可能接近芯片配置114的装有弹簧的极板。极板124可与芯片配置114隔开预定距离d，该预定距离的范围从大约0. 5mm到大约20mm，例如，从大约0. 6mm到大约IOmm,例如,从大约0. 7mm到大约3mm。极板124可放置成尽可能接近芯片配置114，这允许改变芯片配置114的至少一部分，例如被测装置DUT，例如，去除并用另一被测装置DUT代替。极板124可被构造为覆盖芯片封装模块182的至少一部分。 极板124可与芯片封装模块182隔开预定距离d，该预定距离的范围从大约0. 5mm到大约20mm,例如，从大约0. 6mm到大约IOmm,例如，从大约0. 7mm到大约3mm。极板124可放置成尽可能接近芯片封装模块182，这允许改变芯片封装模块182，例如被测装置DUT，例如，去除并用另一芯片封装模块182被测装置DUT代替。可根据以下尺寸来描述芯片封装模块182。芯片封装模块182可具有高度h，该高度代表从芯片封装模块182的顶侧到芯片封装模块182的底侧的距离。芯片封装模块182可具有宽度Wk和长度L，其中，宽度和长度L垂直于高度h0可用引线到引线的宽度Wh表示引线框指部的远端(例如，形成于芯片封装模块182的芯片壳体184的第一侧上的108a)与引线框指部的远端(例如,形成于芯片壳体184的第二侧上的108，其中，第二侧形成在芯片壳体184的与第一侧相对的一侧上)之间的距
离。Wk可垂直于高度h。可用集成电路本体宽度Wb表示芯片封装模块182的芯片壳体184的第一侧与芯片封装模块182的芯片壳体184的第二侧之间的距离，其中，第二侧形成在芯片壳体184的与第一侧相对的一侧上。Wb可垂直于高度h。芯片封装模块182的芯片壳体184可具有WbXL的横截面面积，其可包括芯片壳体184的顶侧的横截面面积。横截面面积WbXL可包括芯片壳体184的底侧的横截面面积。芯片封装模块182可具有W^XL的扩展横截面面积，其可包括芯片封装模块182的顶侧的扩展横截面面积。扩展横截面面积W^XL可包括芯片封装模块182的底侧的扩展横截面面积。芯片104可具有宽度Wc和长度Lc (未示出)，其中，Wc和Lc可垂直于芯片104的厚度。芯片104可具有WeXLe的芯片横截面面积，其可包括芯片104的顶侧的横截面面积。横截面面积W。XL。可包括芯片104的底侧的横截面面积。极板124可具有厚度t，该厚度表示从极板124的顶侧到极板124的底侧的距离。极板124可具有宽度Wp和长度LP，其中，Wp和Lp可垂直于厚度t。
极板124可具有WpX Lp的极板横截面面积，其可包括极板124的顶侧的横截面面积。横截面面积Wp X Lp可包括极板124的底侧的横截面面积。极板横截面面积可等于或小于芯片封装模块182的扩展横截面面积。极板横截面面积可等于或小于芯片封装模块182的扩展横截面面积，并大于芯片横截面面积。极板横截面面积可等于或小于芯片封装模块182的横截面面积。极板横截面面积可等于或小于芯片封装模块182的横截面面积，并大于芯片横截面面积。极板124的宽度Wp可等于或小于芯片封装模块182的宽度l_L。 极板124的宽度Wp可等于或小于芯片封装模块182的宽度W^，并大于芯片104的
宽度Wc。极板124的宽度Wp可等于或小于芯片封装模块182的宽度WB。通过实例，对于IOmmX IOmm的芯片封装模块182,即，WB=10mm,L=IOmm,极板124可以是 10mmX IOmm 的极板，S卩，Wr= 10mm, T,r=1 Omnin通过实例，对于IOmmX IOmm的芯片封装模块182,即，WB=10mm,L=IOmm,极板124可以是 9mmX9mm 的极板，S卩，ffP=9mm, LP=9mm。极板124的宽度Wp可等于或小于芯片封装模块182的宽度WB，并大于芯片104的
宽度Wc。极板124的长度Lp可等于或小于芯片封装模块182的长度L。极板124的长度Lp可等于或小于芯片封装模块182的长度L，并大于芯片104的
宽度Wc。极板124的长度Lp和极板124的宽度Wp中的至少一个可等于或小于芯片封装模块182的宽度Wk和宽度Wb以及长度L中的至少一个。可根据芯片配置114的大小来选择极板124的尺寸。可根据芯片封装模块182的大小来选择极板124的尺寸。可根据芯片104的大小来选择极板124的尺寸。可根据芯片104和芯片到芯片载体连接118的大小来选择极板124的尺寸。极板124的宽度Wp的范围可以从大约0. 5mm到大约40mm,例如，从大约IOmm至Ij大约3mm,例如，大约15mm到大约25mm。极板124的长度Lp的范围可以从大约0. 5mm到大约40臟，例如，从大约IOmm到大约3mm,例如，大约15mm到大约25mm。极板124可包括矩形极板。极板124可包含导电材料。极板124可包含多层导电材料。极板124可包含以下材料构成的组中的一种或多种，该组包括Au、Cu、Ag、Al、Ti、Fe、Ni、黄铜和钢(例如，V2A 钢)、NiP、CuAu、CuAg, CuNi。电源102可被构造为经由第一芯片连接106和第一芯片载体连接108中的至少一个对芯片104提供电力，例如AC电力，例如AC源信号，例如，AC电力可经由引线框引脚到芯片104供应给引线框指部。所提供的AC信号的范围可以在大约-0. 55V到大约+0. 55V之间，例如，在大约-0. 4V到大约+0. 4V之间，例如，在大约-0. 25V到大约+0. 25V之间。AC信号不应扩展至低于-0. 55V和高于+0. 55V，以避免装置输入二极管上的电流。极板124可被构造为从极板142覆盖的芯片配置114的至少一部分感测电容信号。该电容信号可包括来自以下电容性阻抗组成的一组信号中的至少一个的贡献芯片配置114与极板124之间的电容性阻抗、芯片104与极板124之间的电容性阻抗CD、芯片连接106与极板124之间的电容性阻抗Cw、芯片载体连接108与极板124之间的电容性阻抗Q。因此，检测部分122的检测电路126可被构造为检测由以下电容性阻抗组成的一组信号中的至少一个芯片配置114与极板124之间的电容性阻抗、芯片104与极板124之间的电容性阻抗Q1、芯片连接106与极板124之间的电容性阻抗Cw、芯片载体连接108与极板124之间的电容性阻抗Q。电源102可被构造为经由第一芯片连接106和第一芯片载体连接108中的至少一个对芯片104提供电力，并且其中，可保护芯片载体116的至少一个另外的芯片载体连接108a，例如连接至接地电压。所述至少一个另外的芯片载体连接108a可位于第一芯片载体连接108附近。所述至少一个另外的芯片载体连接108a可包括多个其他的芯片载体连接108a、108b、108c。 所述至少一个另外的芯片载体连接108a可包括芯片配置114中的所有其他芯片载体连接。根据以下描述的各个实施方式，测量装置可包括电源102，被构造为经由芯片连接106和芯片载体连接108中的至少一个对芯片104提供电力(例如AC电力，例如AC源信号)；芯片配置容纳部分112，被构造为容纳芯片配置114，芯片配置114包括芯片104和经由一个或多个芯片到芯片载体连接118连接至芯片104的芯片载体116 ;检测部分122，包括极板124以及与极板124耦接并被构造为检测来自极板124的电信号的检测电路126 ；其中，极板124被构造为使得其覆盖芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分；并且其中，极板124被进一步构造为使得芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分不被极板124覆盖。芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分被极板124覆盖可意味着，芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分可与极板124电接合。例如，极板124可被构造为感测或接收由芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分发射的电信号，例如电容信号。 芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分不被极板124覆盖可意味着，芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分可不与极板124电接合。例如，极板124可被构造为，使得由芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分发射的电信号(例如电容信号)的感测被最小化或防止。图2A示出了根据一个实施方式的测量装置200。相对于测量装置100描述的所有特征的基本功能都可应用于测量装置200。测量装置100的极板124被改进为极板224。以上相对于极板124描述的特征的功能可应用于极板224。极板224可被构造为使得其覆盖芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分；并且其中，极板224被进一步构造为使得芯片104、芯片载体116和芯片到芯片载体连接118中的至少一个的至少一部分不被极板224覆盖。极板224可被构造为使得其覆盖一个或多个芯片到芯片载体连接118的至少一部分，并使得芯片104和芯片载体116的至少一部分不被极板224覆盖。
极板224可被构造为使得其覆盖一个或多个芯片连接106的至少一部分，并使得芯片104的至少一部分、芯片载体116的至少一部分以及一个或多个芯片载体连接108的至少一部分不被极板224覆盖。芯片配置114的一部分可不被极板224覆盖,例如，芯片104可不被极板224覆盖。极板224可被构造为覆盖一个或多个芯片到芯片载体连接118的至少一部分。极板224可包括环形极板，如图2B的图示210所示，例如，其中，可去除极板124的一部分，例如，二维矩形极板，以形成环形极板224。图2B示出了极板224的顶侧的视图。极板224可包括环形极板，其中，可去除极板124的中心部分，以形成环形极板224。因为芯片配置114可包括多个芯片到芯片连接118、118a、118b，其中，包括经由芯片连接(例如106)连接至芯片104的芯片载体连接(例如108)的每个芯片到芯片连接(例如118)可会聚 (converge)于芯片104处，所以环形极板224可在覆盖会聚于芯片104处的多个芯片到芯片连接118、118a、118b的同时轻松地使芯片104不被覆盖。可匹配极板224的大小，使得极板224可被构造为覆盖多个芯片到芯片连接118、118a、118b的一个或多个芯片连接106、106a、106b，并使一个或多个芯片载体连接108、108a、108b和芯片104不被覆盖。可匹配极板224的大小，使得极板224可被构造为覆盖多个芯片到芯片连接118的一个或多个芯片载体连接108、108a、108b，并使一个或多个芯片连接106、106a、106b和芯片104不被覆盖。此外，可如图示220所示地构造极板224，以覆盖可能出现弯曲和异常的区域，例如，装置元件的粘结区域242，其中会出现异常(例如弯曲)和“接近短路”现象。极板224可被构造为覆盖尽可能少的芯片104。通过相对于图1A、图IB和图IC描述的测量装置100的极板124，由检测部分122的检测电路126检测到的电容信号可检测来自芯片配置114的电容贡献，包括芯片104与极板124之间的电容性阻抗CD、芯片连接106与极板124之间的电容性阻抗Cw、以及芯片载体连接108与极板124之间的电容性阻抗Q。通过改进的极板224，可将极板224与芯片配置114的目标区域匹配，例如，特别是与芯片连接106匹配，从而改进芯片配置114的目标区域的检测，例如芯片连接106。芯片配置114的目标区域可包括多个芯片连接106。这促进了导线变形的竞争性检测机制，从而使来自芯片配置114的非目标检测区域的噪声降到最小。例如，可以使来自非目标检测区域芯片104和芯片载体连接108的电容信号减到最小。例如，可以使芯片载体连接108与极板124之间的电容性阻抗Q以及芯片104与极板124之间的电容性阻抗Cd减到最小。环形探针极板224可包括去除了一部分的侧部二维极板。环形探针极板224可包括去除了中心部分的侧部二维极板。环形探针极板224可包括具有孔的侧部二维极板。环形探针极板224可具有被定义为如上所述的探针极板124的尺寸的外环尺寸。环形探针极板224可具有宽度Wp和长度Lp的外环尺寸，其中，Wp和Lp可垂直于探针极板224的厚度t。相对于探针极板124描述的关于尺寸Wp和长度Lp的特征可应用于环形探针极板224。环形探针极板224可具有内环尺寸，内环限定去除部分(例如孔)的面积，其中，内环可具有宽度Wk和长度Lk。换句话说，去除部分可具有宽度Wk和长度Lk。换句话说，去除部分(例如孔)的横截面面积可以是WkXLk。去除部分(例如极板224中的孔)的横截面面积可等于或小于芯片的横截面面积。去除部分(例如极板224中的孔)的横截面面积可大于芯片的横截面面积。去除部分(例如极板224中的孔)的长度Lk可等于或小于芯片104的长度L。。去除部分(例如极板224中的孔)的宽度Wk可等于或小于芯片104的宽度W。。去除部分(例如极板224中的孔)的长度Lp和去除部分(例如极板224中的孔)的宽度Wk中的至少一个可等于或小于芯片104的宽度W。和长度Lc中的至少一个。极板224的宽度Wp的范围可以从大约0. 5mm到大约40臟，例如，从大约IOmm到大约3mm,例如，大约15mm到大约25mm。极板224的长度Lp的范围可以从大约0. 5mm到大约40臟，例如，从大约IOmm到大约3mm,例如，大约15mm到大约25mm。极板224的宽度Wk的范围可以从大约0. 5mm到大约40臟，例如，从大约IOmm到大 约3mm,例如，大约15mm到大约25mm。极板224的长度Lk的范围可以从大约0. 5mm到大约40臟，例如，从大约IOmm到大约3mm,例如，大约15mm到大约25mm。通过实例，对于10_X IOmm的芯片封装模块182, S卩，Wb=10mm, L=IOmm,容纳3mmX 3mm 的芯片 104, Sf^Wc=Smm, T,c=3mm,极板 224 可以是 10mmX IOmm 的极板，S卩，Wp=IOmm,Tt=1 Omm,并且，内环大小可以是 3mmX3mm, S卩，ffE=3mm, LR=3mm。通过实例，对于10_X IOmm的芯片封装模块182, S卩，Wb=10mm, L=IOmm,容纳3mmX3mm 的芯片 104, S卩，ffc=3mm, Lc=3mm,极板 224 可以是 9mmX9mm 的极板，S卩，ffP=9mm,LP=9mm,并且，内环大小可以是 2. 5mmX2. 5mm, SP, ffE=2. 4mm, LR=2. 4mm。图3示出了根据一个实施方式的测量装置300。相对于测量装置100和200描述的所有特征的基本功能都可应用于测量装置300。根据一个实施方式，测量装置300可包括相对于图I描述的测量装置100，进一步包括形成于芯片配置114与极板124之间的顶部屏蔽板346。顶部屏蔽板346可被构造为使得其形成在芯片配置114的与极板124相同的侧部上。顶部屏蔽板346可被构造为使得其形成在芯片104、芯片载体116和芯片到芯片载体连接118的至少一部分的上方。顶部屏蔽板346可被构造为，使得其将芯片104、芯片载体116和芯片到芯片载体连接118的至少一部分相对于极板124屏蔽，例如隔离，并使得芯片104、芯片载体116和芯片载体连接118的至少一部分不通过顶部屏蔽板346相对于极板124屏蔽，例如隔离。例如，顶部屏蔽板346可被构造为，使得最小化或防止由芯片104、芯片载体116和芯片到芯片载体连接118的至少一部分发射的电信号到达极板124,例如，防止该电信号与极板124电接合，并允许由芯片104、芯片载体116和芯片到芯片载体连接118的至少一部分发射的电信号到达极板124。顶部屏蔽板346可被构造为，使得其将芯片104和芯片载体连接108的至少一部分相对于极板124屏蔽，例如隔离，并使得芯片连接106不通过顶部屏蔽板346相对于极板124屏蔽。例如，顶部屏蔽板346可被构造为，使得最小化或防止由芯片104和芯片载体连接108的至少一部分发射的电信号到达极板124，并允许由芯片连接106发射的电信号到达极板124。
顶部屏蔽板346可被构造为，使得通过顶部屏蔽板346屏蔽芯片配置114的非目标检测区域，例如，芯片104和一个或多个芯片载体连接108、108a、108b的至少一部分，并且，不通过顶部屏蔽板346屏蔽芯片配置114的目标检测区域，例如，一个或多个芯片连接106、106a、106b。顶部屏蔽板346可被构造为，使得其位于芯片配置114上方的预定距离处，例如，顶部屏蔽板346可与芯片配置114隔开预定距离，并且，顶部屏蔽板346可形成在芯片配置114与极板124之间。顶部屏蔽板346可包含导电材料。顶部屏蔽板346可包含多层导电材料。顶部屏蔽板346可包含以下材料构成的组中的一种或多种，该组包括Au、Cu、Ag、Al、Ti、Fe、Ni、黄铜和钢(例如，V2A 钢)、NiP, CuAu、CuAg, CuNi。顶部屏蔽板346可经由粘合剂(例如胶水)附接(例如固定)至极板124的一部分。顶部屏蔽板346可放置成尽可能接近芯片配置114。顶部屏蔽板346可与芯片配 置114隔开预定距离d,该预定距离的范围从大约0. 5mm到大约20mm,例如，从大约0. 6mm到大约IOmm,例如，从大约0. 7mm到大约3mm。可保护顶部屏蔽板346，例如电连接至接地电压。可保护顶部屏蔽板346，例如电连接至接地电压以外的电压。对顶部屏蔽板346提供的安全电压的范围可以在大约-0. 55V到大约+0. 55V之间，例如，在大约-0. 4V到大约+0. 4V之间，例如，在大约-0. 25V到大约+0. 25V之间。AC信号不应扩展至低于-0. 55V和高于+0. 55V，以避免装置输入二极管上的电流。顶部屏蔽板346使得能够进行顶部部分屏蔽，这促进了导线变形的竞争性检测机制，从而使来自芯片配置114的非目标检测区域的噪声降到最小，例如芯片104，例如来自一个或多个芯片载体连接108、108a、108b。例如，芯片载体连接108与极板124之间的电容性阻抗Q、以及芯片104与极板124之间的电容性阻抗Q3可减到最小。与极板224的覆盖芯片配置114的目标区域(例如芯片连接106)的极板区域相比，测量装置300中的更大的极板面积124可导致更大的目标区域信号，即，更大的可测量信号Cw。根据另一实施方式，测量装置300的极板124可包括相对于图2的测量装置200描述的极板224。测量装置300的极板224可包括以上相对于极板224描述的所有特征。图4示出了根据一个实施方式的测量装置400。相对于测量装置100和200描述的所有特征的基本功能都可应用于测量装置400，测量装置400进一步包括形成于芯片配置114的与探针极板124相对的侧部上的底部屏蔽板448。底部屏蔽板448可被构造为使得其形成在芯片配置114的目标测量区域(例如芯片连接106)的与探针极板124相对的侧部上。底部屏蔽板448可被构造为使得其形成在芯片配置114下方。底部屏蔽板448可被构造为使得其位于芯片配置114下方的预定距离处，例如，底部屏蔽板448可与芯片配置114隔开预定距离，并且可形成在芯片配置114的与探针极板124相对的侧部上。底部屏蔽板448可包含导电材料。底部屏蔽板448可包含多层导电材料。底部屏蔽板448可包含以下材料构成的组中的一种或多种,该组包括Au、Cu、Ag、Al、Ti、Fe、Ni、黄铜和钢(例如，V2A钢)、NiP, CuAu, CuAg, CuNi。可保护底部屏蔽板448，例如电连接至接地电压以外的电压。对底部屏蔽板448提供的安全电压的范围可以在大约-0.55V到大约+0. 55V之间，例如，在大约-0. 4V到大约+0. 4V之间，例如，在大约-0. 25V到大约+0. 25V之间。AC信号不应扩展至低于-0. 55V和高于+0. 55V，以避免装置输入二极管上的电流。
底部屏蔽板448使得能够进行底部屏蔽，这促进了导线变形的竞争性检测机制，从而使从芯片配置114的目标检测区域检测到的信号最大化。因此，目标信号，例如来自芯片连接106的目标信号，可包括芯片连接106与极板124之间的电容性阻抗Cw以及底部屏蔽板448与芯片连接106之间的另一电容性阻抗CA。可用总和电容性阻抗Cb来表示电容性阻抗Cw与电容性阻抗Ca之和。根据另一实施方式，测量装置400的极板124可包括相对于图2的测量装置200描述的极板224。测量装置400的极板224可包括以上相对于极板224描述的所有特征。图5示出了根据一个实施方式的测量装置500。相对于测量装置100、200、300和400描述的所有特征的基本功能都可应用于测量装置500，测量装置500进一步包括以上相对于测量装置300描述的顶部屏蔽板346和以上相对于测量装置400描述的底部屏蔽板448。顶部屏蔽板346可被构造为使得其形成于芯片配置114与极板124之间，并使得 通过顶部屏蔽板346来屏蔽芯片配置114的非目标检测区域，例如，芯片104和一个或多个芯片载体连接108、108a、108b的至少一部分，并且不通过顶部屏蔽板346来屏蔽芯片配置114的目标检测区域，例如芯片连接106。底部屏蔽板448可被构造为使得其形成于芯片配置114的目标测量区域(例如芯片连接106)的与探针极板124相对的侧部上。顶部屏蔽板346使得能够进行顶部部分屏蔽，这促进了导线变形的竞争性检测机制，从而使来自芯片配置114的非目标检测区域的噪声降到最小，例如，使来自芯片104的噪声降到最小，例如，使来自一个或多个芯片载体连接108、108a、108b的噪声降到最小。例如，一个或多个芯片载体连接108、108a、108b与极板124之间的电容性阻抗Q以及芯片104与极板124之间的电容性阻抗Cd可减到最小。与极板224的覆盖芯片配置114的目标区域(例如芯片连接106)的极板区域相比，测量装置300中的更大的极板面积124可导致更大的目标区域信号，即，更大的可测量信号C；。底部屏蔽板448使得能够进行底部屏蔽，这促进了导线变形的竞争性检测机制，从而使从芯片配置114的目标检测区域检测到的信号增到最大。因此，目标信号，例如来自芯片连接106的目标信号，可包括芯片连接106与极板124之间的电容性阻抗Cw以及底部屏蔽板448与芯片连接106之间的另一电容性阻抗CA。可用总和电容性阻抗Cb来表示电容性阻抗Cw与电容性阻抗Ca之和。根据另一实施方式，测量装置500的极板124可包括相对于图2的测量装置200描述的极板224。测量装置500的极板224可包括以上相对于极板224描述的所有特征。图6示出了用于测量芯片到芯片载体连接的方法600，该方法包括构造电源，以经由芯片连接和芯片载体连接中的至少一个对芯片提供电力，例如AC电力，例如AC源信号(610中)；通过芯片配置容纳部分容纳芯片配置，该芯片配置包括芯片和一个或多个芯片到芯片载体连接(620中)；利用包括极板和与极板耦接的检测电路的检测部分检测来自极板的电信号，同时用极板覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分(630中)；以及使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖(640 中)。
图7的图示700示出了被构造为执行用于测量芯片到芯片载体连接的指令的计算机设备758，包括执行用于构造电源以经由芯片连接和芯片载体连接中的至少一个对芯片提供电力(例如电信号，例如AC源信号)的指令；执行用于通过芯片配置容纳部分容纳芯片配置的指令，该芯片配置包括芯片和一个或多个芯片到芯片载体连接；执行利用包括极板以及与极板耦接的检测电路的检测部分检测来自极板的电信号同时用极板覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分的指令；以及执行用于使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖的指令。
计算机设备658可与检测电路126电连接。计算机设备658可包括处理电路662，例如，用于处理来自检测电路126的信号数据的中央处理器CPU。处理电路662可连接至控制器电路664。处理电路662可包括控制器电路664。处理电路662可连接至至少一个存储电路，例如存储电路666，例如RAM电路，例如存储电路668，ROM电路。处理电路662可通过总线电路672 (例如系统总线)连接至控制器电路664、存储电路666和存储电路664中的至少一个。控制器电路664可被构造为处理用于测量芯片到芯片载体连接的控制指令，包括处理用于构造电源以经由芯片连接和芯片载体连接中的至少一个对芯片提供电力(例如电信号，例如AC源信号)的控制指令；处理用于通过芯片配置容纳部分容纳芯片配置的控制指令，该芯片配置包括芯片和一个或多个芯片到芯片载体连接；处理利用包括极板以及与极板耦接的检测电路的检测部分检测来自极板的电信号同时用极板覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分的控制指令；以及处理用于使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖的控制指令。提供了根据各个实施方式的测量装置，该测量装置包括电源，被构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力；芯片配置容纳部分，被构造为容纳芯片配置，该芯片配置包括芯片和经由一个或多个芯片到芯片载体连接而连接至芯片的芯片载体；检测部分，包括极板以及与极板耦接并被构造为检测来自极板的电信号的检测电路；其中，极板被构造为使得其覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分；并且其中，极板被进一步构造为使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖。根据一个实施方式，电源包括被构造为对芯片提供AC电信号的AC信号源。根据一个实施方式，极板被构造为使得其覆盖一个或多个芯片到芯片载体连接的至少一部分，并使得芯片和芯片载体的至少一部分不被极板覆盖。根据一个实施方式，极板被构造为使得其覆盖芯片连接的至少一部分，并使得芯片、芯片载体和芯片载体连接的至少一部分不被极板覆盖。根据一个实施方式，极板被构造为使得其覆盖一个或多个芯片到芯片载体连接的至少一部分。根据一个实施方式，极板被构造为使得其覆盖一个或多个芯片连接的至少一部分。根据一个实施方式，极板被构造为包含以下材料构成的组中的一种或多种，该组包括Au、Cu、Ag、Al、Ti、Fe、Ni、黄铜钢、V2A 钢、NiP、CuAu、CuAg, CuNi。根据一个实施方式，极板包括以下极板构成的组中的一个或多个，该组包括二维极板、三维极板、去除了中心部分的极板、矩形环形极板、圆形环形极板。根据一个实施方式,芯片包括半导体芯片。 根据一个实施方式，每个芯片到芯片载体连接包括经由芯片连接而连接至芯片的芯片载体连接。根据一个实施方式，芯片载体连接包括以下芯片载体连接构成的组中的一个或多个的至少一部分，该组包括引线框、导电迹线、基板中的金属迹线、导电导线、焊线、倒装凸点、硅穿孔TSV、塑封体穿孔TMV、芯片封装互连。根据一个实施方式，芯片连接包含导电材料。根据一个实施方式，电源被构造为经由第一芯片连接和第一芯片载体连接中的至少一个对芯片提供电力，并且其中，至少一个另外的芯片载体连接与接地电压连接。根据一个实施方式，检测电路被构造为检测由以下电容性阻抗组成的信号组中的至少一个芯片配置与极板之间的电容性阻抗、芯片与极板之间的电容性阻抗、芯片连接与极板之间的电容性阻抗、载体连接与极板之间的电容性阻抗。根据一个实施方式，测量装置进一步包括形成于芯片配置与极板之间的顶部屏蔽板。根据一个实施方式，顶部屏蔽板被构造为使得其将芯片、芯片载体和芯片到芯片载体连接的至少一部分相对于极板屏蔽，并使得芯片、芯片载体和芯片载体连接的至少一部分相对于极板屏蔽。根据一个实施方式，顶部屏蔽板被构造为使得其将芯片和芯片载体连接的至少一部分相对于极板屏蔽，并使得芯片连接不通过顶部屏蔽板相对于极板屏蔽。根据一个实施方式，顶部屏蔽板包含导电材料。根据一个实施方式，测量装置进一步包括形成于芯片配置的与探针极板相对的侧部上的底部屏蔽板。根据一个实施方式，底部屏蔽板被构造为使得其形成于芯片连接的与探针极板相对的侧部上。根据一个实施方式，底部屏蔽板包含导电材料。根据一个实施方式，测量装置进一步包括用于从极板选择电信号的多路复用电路。根据一个实施方式，测量装置进一步包括用于处理由检测电路检测到的一个或多个电信号的处理电路。提供了一种用于测量芯片到芯片载体连接的方法，该方法包括将电源构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力；通过芯片配置容纳部分容纳芯片配置，该芯片配置包括芯片和一个或多个芯片到芯片载体连接；利用包括极板和与极板耦接的检测电路的检测部分检测来自极板的电信号，同时用极板覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分；以及使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖。图8A示出了用于标记为M的装置的X射线特写图。图示800示出了芯片到芯片连接(例如引脚37和38)的X射线特写图。图示810示出了芯片到芯片连接(例如引脚107和108)的X射线特写图。装置#4的引脚37、38、107和108中的至少一个的异常可包括载体连接108，例如，引线指部，其水平地弯曲，并表现出导线扫掠。图SB示出了用于标记为#5的装置的X射线特写图。图示820示出了芯片到芯片连接(例如引脚26，例如引脚57和58)的X射线特写图。装置#5的引脚57和58中的至少一个的异常可包括载体连接108，例如，引线指部，其竖直地弯曲。图8C的图示830示出了对于具有已知异常的装置#4和装置#5以及参考装置#refl和#ref2的利用根据一个实施方式的测量装置100所测量的所测电容和引脚数量的关系。水平弯曲和导线扫掠的异常证明了与参考装置#ref I和#ref2相比而言的装置#4的小故障特征。将通过镜像保护来改进该信号。装置#5的引线框的竖直弯曲的异常证明了非常大的故障特征。各个实施方式提供了一种用于检测异常以及与正常电容的偏离的装置和方法，该偏离通过芯片与引线框之间的工作良好的电连接感应。通过及早检测与正常电容的偏离，可以识别缺陷，例如，引线框指部、引线框引脚、接合线中的缺陷，并且，可以甚至在装置测量之前丢弃“外露层”，从而对装置的质量改进有很大帮助。虽然已经参考特定实施方式具体示出并描述了本发明，但是，本领域技术人员应理解，在不背离如所附权利要求限定的本发明的实质和范围的前提下，可对形式和细节进行各种改变。因此，由所附权利要求表示本发明的范围，从而旨在包含处于权利要求的含义 和等同范围内的所有变化。
权利要求
1.一种测量装置，包括 电源，被构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力； 芯片配置容纳部分，被构造为容纳芯片配置，所述芯片配置包括芯片和经由一个或多个芯片到芯片载体连接而连接至所述芯片的芯片载体； 检测部分，包括极板；检测电路，与所述极板耦接并被构造为从所述极板检测电信号; 其中，所述极板被构造为使得其覆盖所述芯片、所述芯片载体和所述芯片到芯片载体连接中的至少一个的至少一部分；并且 其中，所述极板被进一步构造为使得所述芯片、所述芯片载体和所述芯片到芯片载体连接中的至少一个的至少一部分不被所述极板覆盖。
2.根据权利要求I所述的测量装置，其中，所述电源包括被构造为对芯片提供AC电信号的AC信号源。
3.根据权利要求I所述的测量装置，其中，将所述极板构造为，使得其覆盖所述一个或多个芯片到芯片载体连接的至少一部分，并使得所述芯片和所述芯片载体的至少一部分不被所述极板覆盖。
4.根据权利要求I所述的测量装置，其中，所述极板被构造为使得其覆盖所述芯片连接的至少一部分，并使得所述芯片、所述芯片载体和所述芯片载体连接的至少一部分不被所述极板覆盖。
5.根据权利要求I所述的测量装置，其中，所述极板被构造为使得其覆盖所述一个或多个芯片到芯片载体连接的至少一部分。
6.根据权利要求I所述的测量装置，其中，所述极板被构造为所述使得其覆盖一个或多个芯片连接的至少一部分。
7.根据权利要求I所述的测量装置，其中，所述极板被构造为包含以下材料构成的组中的一种或多种，该组包括Au、Cu、Ag、Al、Ti、Fe、Ni、黄铜钢、V2A 钢、NiP、CuAu> CuAg>CuNi。
8.根据权利要求I所述的测量装置，其中，所述极板包括以下极板构成的组中的一个或多个，该组包括二维极板、三维极板、去除了中心部分的极板、矩形环形极板、圆形环形极板。
9.根据权利要求I所述的测量装置，其中，所述芯片包括半导体芯片。
10.根据权利要求I所述的测量装置，其中，每个芯片到芯片载体连接包括经由芯片连接而连接至所述芯片的芯片载体连接。
11.根据权利要求I所述的测量装置，其中，所述芯片载体连接包括以下芯片载体连接构成的组中的一个或多个的至少一部分，该组包括 引线框、导电迹线、基板中的金属迹线、导电导线、焊线、倒装凸点、硅穿孔TSV、塑封体穿孔TMV、芯片封装互连。
12.根据权利要求I所述的测量装置，其中，所述芯片连接包含导电材料。
13.根据权利要求I所述的测量装置，其中，所述电源被构造为经由第一芯片连接和第一芯片载体连接中的至少一个对芯片提供电力，并且其中，至少一个另外的芯片载体连接与接地电压连接。
14.根据权利要求I所述的测量装置，其中，所述检测电路被构造为检测由以下电容性阻抗组成的信号组中的至少一个所述芯片配置与所述极板之间的电容性阻抗、所述芯片与所述极板之间的电容性阻抗、所述芯片连接与所述极板之间的电容性阻抗、所述载体连接与所述极板之间的电容性阻抗。
15.根据权利要求I所述的测量装置，进一步包括形成于所述芯片配置与所述极板之间的顶部屏蔽板。
16.根据权利要求14所述的测量装置，其中，所述顶部屏蔽板被构造为使得其将所述芯片、所述芯片载体和所述芯片到芯片载体连接的至少一部分相对于所述极板屏蔽，并使得所述芯片、所述芯片载体和所述芯片载体连接的至少一部分不通过所述顶部屏蔽板相对于所述极板屏蔽。
17.根据权利要求14所述的测量装置，其中，所述顶部屏蔽板被构造为使得其将所述 芯片和所述芯片载体连接的至少一部分相对于所述极板屏蔽，并使得所述芯片连接不通过所述顶部屏蔽板相对于所述极板屏蔽。
18.根据权利要求14所述的测量装置，其中，所述顶部屏蔽板包含导电材料。
19.根据权利要求I所述的测量装置，进一步包括形成于所述芯片配置的与探针极板相对的侧部上的底部屏蔽板。
20.根据权利要求18所述的测量装置，其中，所述底部屏蔽板被构造为使得其形成于芯片连接的与探针极板相对的侧部上。
21.根据权利要求18所述的测量装置，其中，所述底部屏蔽板包含导电材料。
22.根据权利要求I所述的测量装置，进一步包括用于从所述极板选择电信号的多路复用电路。
23.根据权利要求I所述的测量装置，进一步包括用于处理由所述检测电路检测到的一个或多个电信号的处理电路。
24.一种用于测量芯片到芯片载体连接的方法，所述方法包括将电源构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力； 通过芯片配置容纳部分容纳芯片配置，所述芯片配置包括芯片和一个或多个芯片到芯片载体连接； 利用包括极板和与所述极板耦接的检测电路的检测部分从所述极板检测电信号，同时用所述极板覆盖所述芯片、所述芯片载体和所述芯片到芯片载体连接中的至少一个的至少一部分；以及 使得所述芯片、所述芯片载体和所述芯片到芯片载体连接中的至少一个的至少一部分不被所述极板覆盖。
全文摘要
提供了一种测量装置和用于测量芯片到芯片载体连接的方法，该测量装置包括电源，被构造为经由芯片连接和芯片载体连接中的至少一个对芯片提供电力；芯片配置容纳部分，被构造为容纳芯片配置，该芯片配置包括芯片和经由一个或多个芯片到芯片载体连接与芯片连接的芯片载体；检测部分，包括极板以及与极板耦接并被构造为从极板检测电信号的检测电路；其中，极板被构造为使得其覆盖芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分；并且其中，极板被进一步构造为使得芯片、芯片载体和芯片到芯片载体连接中的至少一个的至少一部分不被极板覆盖。
文档编号G01R27/26GK102967769SQ201210320660
公开日2013年3月13日 申请日期2012年8月31日 优先权日2011年8月31日
发明者约翰·克尔茨, 弗朗茨·舍恩贝格尔, 薛明 申请人:英飞凌科技股份有限公司