一种x波段移频锁相跳频合成器的制造方法
【专利摘要】本实用新型涉及一种X波段移频锁相跳频合成器，包括数字控制电路和射频电路，二者共用一个80MHz晶振，所述射频电路包括鉴相单元，数字控制电路输出分频比控制信号至鉴相单元，鉴相单元、环路滤波器、压控振荡器、混频器和低通滤波器组成锁相环路，压控振荡器的输出频率为9260～9360MHz。本实用新型在于锁相环路中插入了混频器和低通滤波器，替代了原高速前置固定分频器，组成了下变频型单环数字锁相式频率合成器电路，由于混频器的加入，大大降低了环内分频器的工作频率，既提高了频率合成器的输出频率，又降低了输出信号的相位噪声。
【专利说明】一种X波段移频锁相跳频合成器
【技术领域】
[0001]本实用新型涉及雷达通信【技术领域】，尤其是一种X波段移频锁相跳频合成器。
【背景技术】
[0002]随着雷达技术的不断发展，对频率合成器的频率稳定度、频谱纯度、频率范围以及捷变频速度提出了更高要求。频率合成分为直接模拟频率合成、锁相频率合成和直接数字合成三种，其中锁相频率合成器主要由鉴相器、环路滤波器、压控振荡器、分频器等组成，由于现有鉴相器在鉴相高频信号时分频比较大，造成了相位噪声的恶化，导致输出合成频率的提高和相位噪声的降低互相制约，使得高频低相噪锁相频率合成器设计无法实现。
实用新型内容
[0003]本实用新型的目的在于提供一种既能提高输出合成频率，又能降低输出信号相位噪声的X波段移频锁相跳频合成器。
[0004]为实现上述目的，本实用新型采用了以下技术方案:一种X波段移频锁相跳频合成器，包括数字控制电路和射频电路，二者共用一个80MHZ晶振，所述射频电路包括鉴相单元，数字控制电路输出分频比控制信号至鉴相单元，鉴相单元、环路滤波器、压控振荡器、混频器和低通滤波器组成锁相环路，压控振荡器的输出频率为9260?9360MHz。
[0005]所述数字控制电路包括功分器，其输入端与80MHz晶振相连，其输出端分别与用于输出故障检测信号的检波器、分频器的输入端相连，分频器输出20MHz信号至FPGA控制器作为时钟信号，FPGA控制器的输入端与拨码开关相连，FPGA控制器的输出端与鉴相单元相连。
[0006]所述鉴相单元采用集成锁相环频率合成芯片ADF4106，该芯片由基准分频器、鉴相器和用于接收分频比控制信号的环内分频器组成，基准分频器的输入端接80MHz晶振，基准分频器的输出端与鉴相器的输入端相连，鉴相器的输出端与环路滤波器的输入端相连，环路滤波器的输出端与压控振荡器的输入端相连，压控振荡器的第一输出端输出9260?9360MHz的合成频率，压控振荡器的第二输出端输出二分频信号至混频器，80MHz晶振信号经两级倍频器和两级带通滤波器产生4GHz信号至混频器，二分频信号和4GHz信号在混频器内下变频，混频器的输出端与低通滤波器的输入端相连，低通滤波器的输出端与环内分频器的输入端相连，环内分频器的输出端与鉴相器的输入端相连，鉴相器、环路滤波器、压控振荡器、混频器、低通滤波器和环内分频器组成锁相环路。
[0007]所述两级倍频器为第一倍频器和第二倍频器，所述两级带通滤波器为第一带通滤波器和第二带通滤波器，第一倍频器的输入端接80MHz晶振，第一倍频器的输出端与第一带通滤波器的输入端相连，第一带通滤波器的输出端与第二倍频器的输入端相连，第二倍频器的输出端与第二带通滤波器的输入端相连，第二带通滤波器的输出端与混频器相连。
[0008]所述FPGA控制器采用芯片EP1C3T100I7，所述压控振荡器采用HMC511LP5芯片。
[0009]所述压控振荡器的第二输出端输出二分频信号频率为4630?4680MHz，混频器下变频产生信号频率为630MHz?680MHz。
[0010]所述第一带通滤波器为400MHz带通滤波器，第二带通滤波器为4GHz带通滤波器。
[0011]由上述技术方案可知，本实用新型在于锁相环路中插入了混频器和低通滤波器，替代了原高速前置固定分频器，组成了下变频型单环数字锁相式频率合成器电路，由于混频器的加入，大大降低了环内分频器的工作频率，既提高了频率合成器的输出频率，又降低了输出信号的相位噪声；采用大规模集成锁相环频率合成芯片ADF4106，设计并制作了一个具有多个频率的X波段的带宽捷变频频率合成器，该频率合成器已成功应用于某型雷达，射频信号静态相噪-95dBc/HZ@lkHZ，功率+5dBm，杂散_75dBc，状态满足系统要求且运行良好。
【专利附图】
【附图说明】
[0012]图1为本实用新型的电路框图。
[0013]图2为本实用新型的控制时序仿真图。
【具体实施方式】
[0014]一种X波段移频锁相跳频合成器，包括数字控制电路I和射频电路2，二者共用一个80MHz晶振，所述射频电路2包括鉴相单元3，数字控制电路I输出分频比控制信号至鉴相单元3，鉴相单元3、环路滤波器、压控振荡器、混频器5和低通滤波器4组成锁相环路，压控振荡器的输出频率为9260?9360MHz，如图1所示，整个合成器的参考时钟采用80M恒温晶振，+12V供电，相位噪声-155dBc/Hz@100KHz。
[0015]如图1所示，所述数字控制电路I包括功分器，其输入端与80MHz晶振相连，其输出端分别与用于输出故障检测信号的检波器、分频器的输入端相连，分频器输出20MHz信号至FPGA控制器作为时钟信号,FPGA控制器的输入端与拨码开关相连,FPGA控制器的输出端与鉴相单元3相连，所述FPGA控制器采用芯片EP1C3T100I7。晶振产生80MHz基准信号经过功分器分为两路信号，一路经过分频器74F74SC分为20MHz信号送给FPGA控制器作时钟信号，通过外部的拨码开关控制FPGA控制器输出控制信号，送至ADF4106芯片改变分频比；另一路80MHz信号经过检波器后进行故障检测BITE输出，即检测80MHz基准信号是否正常工作。
[0016]如图1所示，所述鉴相单元3采用集成锁相环频率合成芯片ADF4106，该芯片由基准分频器、鉴相器和用于接收分频比控制信号的环内分频器组成，基准分频器的输入端接80MHz晶振，基准分频器的输出端与鉴相器的输入端相连，鉴相器的输出端与环路滤波器的输入端相连，环路滤波器的输出端与压控振荡器的输入端相连，压控振荡器的第一输出端输出9260?9360MHz的合成频率，压控振荡器的第二输出端输出二分频信号至混频器5，80MHz晶振信号经两级倍频器和两级带通滤波器产生4GHz信号至混频器5，二分频信号和4GHz信号在混频器5内下变频，混频器5的输出端与低通滤波器4的输入端相连，低通滤波器4的输出端与环内分频器的输入端相连，环内分频器的输出端与鉴相器的输入端相连，鉴相器、环路滤波器、压控振荡器、混频器5、低通滤波器4和环内分频器组成锁相环路。所述压控振荡器的第二输出端输出二分频信号频率为4630?4680MHz，混频器5下变频产生信号频率为630MHz?680MHz。
[0017]如图1所示，ADF4106芯片集成了锁相环频率合成器的多种重要部件，只需简单的外围电路，即可构成一个完整的低噪声、低功耗、高稳定度的可靠性很高的频率合成器，其设计简单灵活，且易于减小系统体积，ADF4106芯片具有6GHz的超宽带宽，在2.7?3.3V电源供电下工作。压控振荡器使用芯片HMC511LP5，该芯片+5V单电源供电，芯片内置除2 分频器，输出频率:F0=9.05-10.15GHz ；F/2=4.525-5.075 GHz ;输出功率 +13dBm ;相位噪声-115dBc/HZ@100KHZ。环路滤波器采用有源环路滤波方式进行滤波，电路中使用0P27GS运算放大器等器件，有效的提高了环路带宽和环路的稳定性。晶振产生的80MHz送入ADF4106芯片，经过内置的基准分频器后与环路反馈信号进行鉴相；由鉴相器产生校准电压经过环路滤波器后送入压控振荡器产生输出频率；同时，另一路80MHz基准信号通过两级倍频器和两级带通滤波器产生4GHz信号，送入混频器对压控振荡器的二分频输出信号进行下变频；混频器下变频产生630MHz?680MHz经过低通滤波器和环内分频器后送至鉴相器与参考信号进行鉴相；环路锁定以后，通过数字控制电路I控制环内分频器分频比，最终输出1MHz跳频间隔一本振信号9260?9360MHz。在基准分频器输出的5M信号与环内分频器输出的信号存在误差的情况下，压控振荡器的输出频率也会偏离9260?9360MHz，因此，通过外部的拨码开关去调节，使最后环内分频器的输出频率等于5V，最终压控振荡器的输出频率为9260?9360MHz。
[0018]如图1所示，所述两级倍频器为第一倍频器和第二倍频器，所述两级带通滤波器为第一带通滤波器和第二带通滤波器，第一倍频器的输入端接80MHz晶振，第一倍频器的输出端与第一带通滤波器的输入端相连，第一带通滤波器的输出端与第二倍频器的输入端相连，第二倍频器的输出端与第二带通滤波器的输入端相连，第二带通滤波器的输出端与混频器5相连。所述第一带通滤波器为400MHz带通滤波器，第二带通滤波器为4GHz带通滤波器。
[0019]如图2所示，FPGA控制器在CP时钟信号上升沿触发时工作，通过输出CLK、LE、DATA信号改变ADF4106芯片的工作状态，控制输出频率。
[0020]综上所述，本实用新型在于锁相环路中插入了混频器和低通滤波器，替代了原高速前置固定分频器，组成了下变频型单环数字锁相式频率合成器电路，由于混频器的加入，大大降低了环内分频器的工作频率，既提高了频率合成器的输出频率，又降低了输出信号的相位噪声。
【权利要求】
1.一种X波段移频锁相跳频合成器，包括数字控制电路(I)和射频电路(2)，二者共用一个80MHz晶振，其特征在于:所述射频电路(2)包括鉴相单元(3)，数字控制电路(I)输出分频比控制信号至鉴相单元(3)，鉴相单元(3)、环路滤波器、压控振荡器、混频器(5)和低通滤波器(4)组成锁相环路，压控振荡器的输出频率为9260?9360MHz。
2.根据权利要求1所述的一种X波段移频锁相跳频合成器，其特征在于:所述数字控制电路(I)包括功分器，其输入端与80MHz晶振相连，其输出端分别与用于输出故障检测信号的检波器、分频器的输入端相连，分频器输出20MHz信号至FPGA控制器作为时钟信号，FPGA控制器的输入端与拨码开关相连，FPGA控制器的输出端与鉴相单元(3)相连。
3.根据权利要求1所述的一种X波段移频锁相跳频合成器，其特征在于:所述鉴相单元(3)采用集成锁相环频率合成芯片ADF4106，该芯片由基准分频器、鉴相器和用于接收分频比控制信号的环内分频器组成，基准分频器的输入端接80MHz晶振，基准分频器的输出端与鉴相器的输入端相连，鉴相器的输出端与环路滤波器的输入端相连，环路滤波器的输出端与压控振荡器的输入端相连，压控振荡器的第一输出端输出9260?9360MHz的合成频率，压控振荡器的第二输出端输出二分频信号至混频器(5)，80MHz晶振信号经两级倍频器和两级带通滤波器产生4GHz信号至混频器(5)，二分频信号和4GHz信号在混频器(5)内下变频，混频器(5)的输出端与低通滤波器(4)的输入端相连，低通滤波器(4)的输出端与环内分频器的输入端相连，环内分频器的输出端与鉴相器的输入端相连，鉴相器、环路滤波器、压控振荡器、混频器(5)、低通滤波器(4)和环内分频器组成锁相环路。
4.根据权利要求3所述的一种X波段移频锁相跳频合成器，其特征在于:所述两级倍频器为第一倍频器和第二倍频器，所述两级带通滤波器为第一带通滤波器和第二带通滤波器，第一倍频器的输入端接80MHz晶振，第一倍频器的输出端与第一带通滤波器的输入端相连，第一带通滤波器的输出端与第二倍频器的输入端相连，第二倍频器的输出端与第二带通滤波器的输入端相连，第二带通滤波器的输出端与混频器(5)相连。
5.根据权利要求2所述的一种X波段移频锁相跳频合成器，其特征在于:所述FPGA控制器采用芯片EP1C3T100I7，所述压控振荡器采用HMC511LP5芯片。
6.根据权利要求3所述的一种X波段移频锁相跳频合成器，其特征在于:所述压控振荡器的第二输出端输出二分频信号频率为4630?4680MHz，混频器(5)下变频产生信号频率为 630MHz ?680MHz。
7.根据权利要求4所述的一种X波段移频锁相跳频合成器，其特征在于:所述第一带通滤波器为400MHz带通滤波器，第二带通滤波器为4GHz带通滤波器。
【文档编号】G01S7/40GK204180052SQ201420520834
【公开日】2015年2月25日 申请日期:2014年9月12日 优先权日:2014年9月12日
【发明者】毛飞, 夏丹, 汪炜, 倪文飞, 孙伟, 王腾飞 申请人:安徽四创电子股份有限公司