一种高速信号自隔离装置的制作方法

本申请涉及电子技术领域，尤其涉及一种高速信号自隔离装置。

背景技术：
随着集成电路高速发展，制造工艺不断进步，工艺的特征尺寸不断减小，数字、模拟以及射频等电路模块可集成到同一块芯片中，性能也越来越强大，毫无疑问，这给测试工作带来了更高的要求。为了检测集成电路各引脚的传输延时、漏电流等交流参数，现有的测试方案通常采用93000SOC(System-on-a-Chip)测试系统，或者在惠普PC工作站Linux操作平台上运行的专用软件来完成对集成电路的检测。传统的测试装置中，包括芯片输出端、集成负载、测试传输线和电压探头电阻。通常，测试结构的集成负载为50pF负载电容，或者50pF负载电容加500Ω负载电阻总和，测试传输线、电压探头电阻(传统测试方法通常为1MΩ，可忽略)构成芯片测试时的额外负载。采用传统测试结构时，由于传输线的寄生电容及特征阻抗，芯片输出端会有近100pF的额外负载，其瞬间特征阻抗为50Ω，导致芯片开启瞬间输出负载大大超过规范要求范围，出现芯片供电不足问题。如采用目前通用的测试方法，测试用传输线长约1m，存在10ns左右的传输时间，在此过程中，传输线表现为50Ω阻抗，即输出端在10ns左右的时间内瞬间负载电阻为500Ω并联50Ω而非500Ω，当多级触发器等电路多输出端口同时开启时，瞬间供电电流可达1A甚至更大，会出现异常大电流现象，使输出端地电平瞬间不为0，出现鼓包现象，严重时可能影响电路测试结果，出现由于测试问题导致的测试误判问题。

技术实现要素：
本实用新型了提供了一种高速信号自隔离装置，以解决多级触发器等电路多输出端口同时开启时，由测试机导致的瞬间异常大电流现象致端口输出出现鼓包、影响电路测试结果的问题。本实用新型提供的高速信号自隔离测试装置还能有效减小传输线对测试电路引入的额外负载负面影响，使测试结果更加准确、有效。为解决上述技术问题，本实用新型提供了一种高速信号自隔离装置，包括：芯片输出装置、集成负载、测试机；所述测试机，包括测试传输线和电压探头电阻；所述测试传输线指的是从所述芯片输出装置的输出端到所述电压探头电阻的一端之间的传输线；所述集成负载，包括负载电容、隔离/负载电阻；所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输线之间；所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间。优选的，所述隔离/负载电阻的阻值具体为测试标准要求的负载电阻阻值和所述电压探头电阻的阻值的差值。优选的，所述电压探头电阻的阻值与所述测试传输线的特征阻抗的误差范围为：-20％～+20％。优选的，所述测试传输线的特征阻抗为50欧姆±10欧姆。优选的，所述芯片输出装置的接地端、所述负载电容的另一端、所述测试传输线的接地端、所述电压探头电阻的另一端都接到地端。优选的，所述芯片输出装置包括芯片输出脉冲源、端口等效内阻；其中，所述芯片输出脉冲源连接所述芯片输出装置的接地端；所述端口等效内阻连接所述芯片输出装置的输出端。优选的，所述芯片输出装置具体为：MOS结构，或者三极管结构，或者CMOS结构、或者TTL结构。优选的，在所述集成负载中，所述隔离/负载电阻和所述负载电容由两个继电器控制；其中，第一继电器的一端与所述芯片输出装置的输出端连接，所述第一继电器的另一端与所述负载电容和所述隔离/负载电阻的共同连接点连接；所述第二继电器的一端与所述芯片输出装置的输出端连接，所述第二继电器的另一端与所述测试传输线连接；所述负载电容的另一端与地连接，所述隔离/负载电阻的另一端与所述第二继电器和所述测试传输线的共同连接点连接。优选的，所述第一继电器、所述第二继电器由微机电系统MEMS工艺集成制作；或者所述第一继电器、所述第二继电器、所述隔离/负载电阻由所述MEMS工艺集成制作在一起；或者所述第一继电器、所述第二继电器、所述负载电容由所述MEMS工艺集成制作在一起；或者所述第一继电器、所述第二继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工艺集成制作在一起。优选的，在所述集成负载中，所述隔离/负载电阻和负载电容由三个继电器控制；其中，第三继电器的一端与所述芯片输出装置的输出端连接，所述第三继电器的另一端与所述负载电容和所述隔离/负载电阻的共同连接点连接；第四继电器的一端与所述芯片输出装置的输出端连接，所述第四继电器的另一端与所述测试传输线连接；第五继电器的一端与所述隔离/负载电阻的另一端连接，所述第五继电器的另一端与所述第四继电器和所述测试传输线的公共连接点连接；所述负载电容的另一端接地。优选的，所述第三继电器、所述第四继电器、所述第五继电器由MEMS工艺集成制作；或者所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻由所述MEMS工艺集成制作在一起；或者所述第三继电器、所述第四继电器、所述第五继电器、所述负载电容由所述MEMS工艺集成制作在一起；或者所述第三继电器、所述第四继电器、所述第五继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工艺集成制作在一起。优选的，在所述集成负载中，所述隔离/负载电阻和第六继电器并联，所述第六继电器的一端与所述隔离/负载电阻的一端连接，所述第六继电器的另一端与所述隔离/负载电阻的另一端连接。优选的，所述第六继电器、所述隔离/负载电阻由MEMS工艺集成制作在一起；或者所述第六继电器、所述负载电容由所述MEMS工艺集成制作在一起；或者所述第六继电器、所述隔离/负载电阻、所述负载电容由所述MEMS工艺集成制作在一起。优选的，所述测试传输线包括：测试电路板走线和连接用传输线缆。通过本实用新型的一个或者多个技术方案，本实用新型具有以下有益效果或者优点：在本实用新型中，公开了一种高速信号自隔离测试装置，包括：芯片输出装置、集成负载、测试机。所述测试机，包括测试传输线和电压探头电阻；所述测试传输线指的是从所述芯片输出装置的输出端到所述电压探头电阻的一端之间的传输线；所述集成负载，包括负载电容、隔离/负载电阻；所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输线之间；所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间。在测试机与端口等效内阻之间添加一个隔离/负载电阻，采用电阻隔离的方式，用较大电阻隔离掉传输线在被测芯片开启的瞬间引入的负载电容(特征阻抗通常为50Ω)问题，降低芯片输出装置额外输出电流，大幅改善芯片瞬间多端口同时开启负载输出电流过大导致的鼓包现象。进一步的，集成负载包含500Ω负载电阻时，负载电阻RA从DC(直流)到射频都是500Ω负载，使传输线充电电压与测试机50Ω终端匹配电阻上的压降一致，消除了电压脉冲在传输线内的反射问题，有效解决了传输线对传输特性测试的时间影响问题。进一步的，本实用新型使用了100Ω～25kΩ隔离/负载电阻，拉低了传输线充电电压，有效减少了测试线对波形参数测试的影响，达到缓解多输出端口同时开启时导致的瞬间异常大电流现象效果。附图说明图1为本实用新型实施例提供的一种高速信号自隔离测试装置的电路示意图；图2为目前通用的测试技术；图3为本实用新型涉及的自隔离测试装置的测试方式和目前通用测试方式在不同传输线长度时的I-t曲线；图4为本实用新型涉及的自隔离测试装置的测试方式和目前通用测试方式在不同隔离/负载电阻时的V-t曲线；图5为芯片输出装置示意图；图6为高速信号自隔离测试装置的隔离/负载电阻切换方案一；图7为高速信号自隔离测试装置的隔离/负载电阻切换方案二；图8为高速信号自隔离测试装置的隔离/负载电阻切换方案三。附图标记说明：芯片输出脉冲源101，端口等效内阻102，负载电容103，隔离/负载电阻104，测试传输线105，电压探头电阻106，测试机107，负载电阻RA108，负载电容103和隔离/负载电阻104的共同连接点109，芯片输出装置的输出端110，第二继电器22和测试传输线105的共同连接点111，50pF负载电容112，500Ω负载电阻113，测试负载RB114，第一继电器23，第二继电器22，第三继电器25，第四继电器24，第五继电器26，第六继电器21。具体实施方式为了使本申请所属技术领域中的技术人员更清楚地理解本申请，下面结合附图，通过具体实施例对本申请技术方案作详细描述。在本实用新型实施例中，公开了一种高速信号自隔离测试装置。图1是本实用新型公开的自隔离测试装置的电路示意图，为了便于说明和解释本实用新型，将结合图3至图4对图1形成的高速信号自隔离测试装置进行具体描述。请参看图1，本实用新型中的装置主要包括：芯片输出装置、集成负载、测试机107。芯片输出装置包括芯片输出脉冲源101、端口等效内阻102。其中，芯片输出脉冲源101连接芯片输出装置的接地端；端口等效内阻102连接芯片输出装置的输出端110。而芯片输出装置的接地端接地。优选的，芯片输出装置具体是一种MOS(绝缘栅型场效应管)结构，或者三极管结构，或者CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)结构、或者TTL(Transister-Transister-Logic，晶体管-晶体管逻辑电路)结构。CMOS由绝缘场效应晶体管组成。而TTL由采用双极型工艺制造。测试机107，包括测试传输线105和电压探头电阻106。测试传输线105指的是从芯片输出装置的输出端110到电压探头电阻106的一端之间的传输线。测试传输线105通常包括测试电路板走线和连接用传输线缆。测试传输线105的特征阻抗为50欧姆±10欧姆。电压探头电阻106为测试机107的电压探头电阻106，其阻值与测试传输线105的特征阻抗匹配；电压探头电阻106的阻值与测试传输线105的特征阻抗匹配，是指两者误差小于±20％，即：电压探头电阻106的阻值与测试传输线105的特征阻抗的误差在-20％～+20％之间。集成负载，包括负载电容103、隔离/负载电阻104。隔离/负载电阻104，接于芯片输出装置的输出端110与测试传输线105之间；负载电容103的一端接于芯片输出装置的输出端110与隔离/负载电阻104之间。负载电容103的另一端接地。负载电容103的电容值需满足芯片测试标准要求的电容值，具体为50pF。关于隔离/负载电阻104的阻值具有如下规定：隔离/负载电阻104的阻值具体为测试标准要求的负载电阻阻值和所述电压探头电阻的阻值106的差值。即：所述隔离/负载电阻104的阻值＝测试标准要求的负载电阻阻值-电压探头电阻106的阻值。进一步的，隔离/负载电阻104的阻值大小在100Ω到25kΩ之间。为了便于对本实用新型进行说明，本实用新型将隔离/负载电阻104、测试传输线105、电压探头电阻106构成芯片测试时的负载电阻(标识为负载电阻RA108)。进一步的，负载电阻RA108在射频(RF)和直流(DC)范围内的负载电阻阻值都满足测试标准要求的负载电阻阻值，具体为500Ω。进一步的，芯片输出装置的接地端、负载电容103的另一端、测试传输线105的接地端、电压探头电阻106的另一端都接到地端。本实用新型所指的地端，为实地或者虚地。请继续参看图1，本实用新型例提供的一种高速信号自隔离测试装置，为了验证高速信号自隔离测试方法测试完美性，采用ADS软件进行仿真，由芯片输出脉冲源101和端口等效内阻102模拟输出PAD，本次仿真采用6ns上升沿5V脉冲；由负载电容103模拟输出负载；测试传输线105模拟测试机107大板及线缆；探头位置为图1中测试传输线105与电压探头电阻106之间。其中，测试传输线105长度为0.005m的为理想测试系统，0.5m的为目前常用的测试系统，隔离结构为本次拟采用测试方法。在测试机107与端口等效内阻102之间添加一个隔离/负载电阻104，这样负载电阻增大，从而拉低电平，瞬间大电流效应消失，有效解决测试电路鼓包问题。例如，测试机107采用50Ω匹配电阻，测试传输线105为50Ω特征阻抗，隔离/负载电阻104为450Ω，其连接方式如图1所示，450欧姆串联50欧姆测试机寄生电阻测试技术，替代原有500欧姆接地加1M欧姆测试机寄生电阻测试技术，这样负载电阻RA从DC到射频都是完美的500Ω负载，使传输线充电电压与测试机50Ω终端匹配电阻一致，有效解决了传输线对RC时间的影响问题。另外，不存在瞬间额外大电流效应，有效解决测试电路鼓包问题，并且能有效消除测试线对波形参数的影响，有效缓解多输出端口同时开启时导致的瞬间异常大电流现象。以下通过具体的仿真数据进行进一步讨论：图2为目前通用的测试技术。传统的测试装置中，包括芯片输出装置的输出端110、集成负载、测试传输线105和电压探头电阻106。通常，测试结构的集成负载为50pF负载电容112，或者50pF负载电容112与500Ω负载电阻113的总和，测试传输线105(长度范围是0.2米-2米)、电压探头电阻106(传统测试方法通常为1MΩ，可忽略)构成芯片测试时的额外负载。500Ω负载电阻113、测试传输线105、电压探头电阻106可构成测试负载RB114。该现有测试技术之所以会出现瞬间大电流现象，主要是由于现有技术的50pF电容负载+1MΩ测试系统，其传输线存在10ns(约1m时)的传输时间，在此过程中，传输线表现为50Ω阻抗，即输出端在10ns左右的时间内瞬间额外并联一50Ω负载，多输出端口同时开启，造成由测试机导致的异常大电流现象，瞬间供电电流可达1A甚至更大，产生电源塌陷/地抬升问题，使输出端低电平瞬间不为0，从而出现了鼓包现象，从图3中可以看出不同传输线越长对输出电流的影响越大，并且影响时间越长，瞬间电流最大影响可达近1倍。而本实用新型提供的高速信号自隔离测试装置，传输线的额外负载影响被隔离/负载电阻104进行了隔离，在使用测试用传输线时，也不产生瞬间额外大电流效应。在图3中：标号①代表1M_50_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为50，负载电容103为50pF，测试传输线105为0.005m)。标号②代表1M_50_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为50，负载电容103为50pF，测试传输线105为0.5m)。标号③为实线，标号④为虚线，标号③和标号④的线条重合在一起。标号③代表1M_50_50pF_1m(即：电压探头电阻106为1M，端口等效内阻102为50，负载电容103为50pF，测试传输线105为1m)。标号④代表50_50_50pF_1m自隔离(即：电压探头电阻106为50，端口等效内阻102为50，负载电容103为50pF，测试传输线105为1m)。通过对比目前通用的测试装置与本实用新型的高速信号自隔离测试装置，从图4和表1中可以看出，在通常的25Ω～100Ω电阻范围内，目前通用的测试方法与理想测试方法比较，传输延时影响小于±1ns，上升沿影响小于±3ns，影响较小，因此，不考虑限制测试系统额外增加电流时，原有测试系统仍然可用；高速信号自隔离测试装置的测试结果电压为输出端的10％，测试波形与理想波形完全重叠，说明高速信号自隔离测试装置测试结果非常理想，替代原有传统技术可获得更精确的测试结果。在图4中：标号①为虚线，标号③为实线，标号①和标号③的线条重合在一起。标号①代表1M_25_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为25，负载电容103为50pF，测试传输线105为0.005m)。标号②代表1M_25_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为25，负载电容103为50pF，测试传输线105为0.5m)。标号③代表50_25_50pF_0.5m自隔离(即：电压探头电阻106为50，端口等效内阻102为25，负载电容103为50pF，测试传输线105为0.5m)。标号④为虚线，标号⑥为实线，标号④和标号⑥的线条重合在一起。标号④代表1M_50_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为50，负载电容103为50pF，测试传输线105为0.005m)。标号⑤代表1M_50_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为50，负载电容103为50pF，测试传输线105为0.5m)。标号⑥代表50_50_50pF_0.5m自隔离(即：电压探头电阻106为50，端口等效内阻102为50，负载电容103为50pF，测试传输线105为0.5m)。标号⑦为虚线，标号⑨为实线，标号⑦和标号⑨的线条重合在一起。标号⑦代表1M_75_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为75，负载电容103为50pF，测试传输线105为0.005m)。标号⑧代表1M_75_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为75，负载电容103为50pF，测试传输线105为0.5m)。标号⑨代表50_75_50pF_0.5m自隔离(即：电压探头电阻106为50，端口等效内阻102为75，负载电容103为50pF，测试传输线105为0.5m)。标号⑩为虚线，标号为实线，标号⑩和标号的线条重合在一起。标号⑩代表1M_100_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为100，负载电容103为50pF，测试传输线105为0.005m)。标号代表1M_100_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为100，负载电容103为50pF，测试传输线105为0.5m)。标号代表50_100_50pF_0.5m自隔离(即：电压探头电阻106为50，端口等效内阻102为100，负载电容103为50pF，测试传输线105为0.5m)。标号为虚线，标号为实线，标号和标号的线条重合在一起。标号代表1M_200_50pF_0.005m(即：电压探头电阻106为1M，端口等效内阻102为200，负载电容103为50pF，测试传输线105为0.005m)。标号代表1M_200_50pF_0.5m(即：电压探头电阻106为1M，端口等效内阻102为200，负载电容103为50pF，测试传输线105为0.5m)。标号代表50_200_50pF_0.5m自隔离(即：电压探头电阻106为50，端口等效内阻102为200，负载电容103为50pF，测试传输线105为0.5m)。表1为本实用新型涉及的高速信号自隔离测试装置和传统通用测试装置在不同输出端口等效内阻102时的稳定电压、传输延时和上升沿影响参数对比。表1需要说明的是，采用高速信号自隔离测试电路，不能用于测试静态参数，也不能用于测试IO端(芯片输出装置的输出端110)的IN(输入)功能，参考图5为芯片输出装置示意图理解IO端，芯片输出装置包括IN(输入端)、OUT(输出端)、GND(接地端)、VCC(供电电压)。因为当用于IN端时会引入大于25ns的输入RC时间(反应电容充电时间过程的常数，在电阻、电容的电路中，它是电阻和电容的乘积)，考虑到测试效率及实际测试影响有限，除瞬间(小于10ns)同时开启或瞬间近似同时开启电路外，其它电路测试仍然沿用传统测试方式。为了克服本实用新型的测试局限性，根据本实用新型中存在的缺陷，本实用新型还提出了几种改进方案：如图6所示为高速信号自隔离测试装置的隔离/负载电阻104切换方案一。在集成负载中，负载电容103、隔离/负载电阻104、第六继电器21集成在一起形成集成负载。隔离/负载电阻104和第六继电器21并联。即：在图6中，第六继电器21的一端与隔离/负载电阻104的一端连接，第六继电器21的另一端与隔离/负载电阻104的另一端连接。第六继电器21由外部电路控制关闭或者打开；当该负载电阻RA108作OUT(输出)端时，第六继电器21打开；当该集成负载作IN(输入)端时，第六继电器21关闭。使用该改进方案的优点是：能很简便地解决图1中负载电阻RA108不能做IN端的问题。但是会引入2.5ns的延时时间。如图7所示为高速信号自隔离测试装置的隔离/负载电阻104切换方案二。在集成负载中，隔离/负载电阻104和负载电容103由两个继电器控制。负载电容103、隔离/负载电阻104、第一继电器23、第二继电器22集成在一起形成集成负载。进一步的，所述第六继电器21、所述隔离/负载电阻104由MEMS(微机电系统，MicroelectromechanicalSystems)工艺集成制作在一起；或者所述第六继电器21、所述负载电容103由所述MEMS工艺集成制作在一起；或者所述第六继电器21、所述隔离/负载电阻104、所述负载电容103由所述MEMS工艺集成制作在一起。在图7中，隔离/负载电阻104与第一继电器23串联，再并联第二继电器22。具体来说，其连接情况如下：第一继电器23的一端与芯片输出装置的输出端110连接，第一继电器23的另一端与负载电容103和隔离/负载电阻104的共同连接点109连接；第二继电器22的一端与芯片输出装置的输出端110连接，第二继电器22的另一端与测试传输线105连接；负载电容103的另一端与地连接，隔离/负载电阻104的另一端与第二继电器22和测试传输线105的共同连接点111连接。当该集成负载作OUT端时，第二继电器22打开，第一继电器23闭合；当该集成负载作IN端时，第一继电器23打开，第二继电器22闭合。使用该改进方案的优点是：解决图1不能做IN端的问题，解决图6引入2.5ns延时问题。但是其存在电阻104和电容103的RC充电问题，虽然影响很小。进一步的，所述第一继电器23、所述第二继电器22由微机电系统MEMS工艺集成制作；或者所述第一继电器23、所述第二继电器22、所述隔离/负载电阻104由所述MEMS工艺集成制作在一起；或者所述第一继电器23、所述第二继电器22、所述负载电容103由所述MEMS工艺集成制作在一起；或者所述第一继电器23、所述第二继电器22、所述隔离/负载电阻104、所述负载电容103由所述MEMS工艺集成制作在一起。如图8所示为高速信号自隔离测试装置的隔离/负载电阻104切换方案三。在集成负载中，隔离/负载电阻104和负载电容103由三个继电器控制。负载电容103、隔离/负载电阻104、第三继电器25、第四继电器24、第五继电器26集成在一起形成集成负载。在图8中，隔离/负载电阻104两侧各与第三继电器25和第四继电器24串联，再与第五继电器26并联。具体来说：第三继电器25的一端与芯片输出装置的输出端110连接，第三继电器25的另一端与所述负载电容103和隔离/负载电阻104的共同连接点109连接；第四继电器24的一端与芯片输出装置的输出端110连接，第四继电器24的另一端与测试传输线105连接；第五继电器26的一端与所述隔离/负载电阻104的另一端连接，第五继电器26的另一端与第四继电器24和测试传输线105的公共连接点111连接；负载电容103的另一端接地。当该集成负载作OUT端时，第四继电器24打开，第三继电器25、第五继电器26闭合；当该集成负载作IN端时，第四继电器24闭合，第三继电器25、第五继电器26打开。使用该改进方案既可以做IN端，又不会引入2.5ns延时，还能解决图7中存在RC充电的问题。进一步的，所述第三继电器25、所述第四继电器24、所述第五继电器26由MEMS工艺集成制作；或者所述第三继电器25、所述第四继电器24、所述第五继电器26、所述隔离/负载电阻104由所述MEMS工艺集成制作在一起；或者所述第三继电器25、所述第四继电器24、所述第五继电器26、所述负载电容103由所述MEMS工艺集成制作在一起；或者所述第三继电器25、所述第四继电器24、所述第五继电器26、所述隔离/负载电阻104、所述负载电容103由所述MEMS工艺集成制作在一起。综上所述，各继电器组件(包括上面的六个继电器)与隔离/负载电阻104和负载电容103集成在一起形成集成负载，选择微机电系统(英语：MicroelectromechanicalSystems，缩写为MEMS)制作，是因为MEMS有如下优点：1、可提高信噪比。在同一个芯片上进行信号传输前可放大信号以提高信号水平，减小干扰和传输的噪声，特别是同一芯片上进行A/D(模/数)转换时，更能改善信噪比。2、输出信号的调节功能。集成在芯片上的电路可以在信号传输前预先完成A/D转换、阻抗匹配、输出信号格式化以及信号平均等信号调节和处理工作。3、MEMS传感器体积微小，重量极轻，其附贴片钽电容加质量等因素对被测系统的影响可以忽略不计，可提高测量精度。4、MEMS能够实现实时校准并且不依赖与外部校准设备的片内自校准功能。通过本实用新型的一个或者多个实施例，本实用新型具有以下有益效果或者优点：在本实用新型中，公开了一种高速信号自隔离测试装置，包括：芯片输出装置、集成负载、测试机。所述测试机，包括测试传输线和电压探头电阻；所述测试传输线指的是从所述芯片输出装置的输出端到所述电压探头电阻的一端之间的传输线；所述集成负载，包括负载电容、隔离/负载电阻；所述隔离/负载电阻，接于所述芯片输出装置的输出端与所述测试传输线之间；所述负载电容的一端接于所述芯片输出装置的输出端与所述隔离/负载电阻之间。在测试机与端口等效内阻之间添加一个隔离/负载电阻，这样负载电阻增大，可以隔离/大幅降低传输线的额外负载影响，鼓包现象得到明显改善。进一步的，对于50pF加500Ω负载电阻测试需求，采用本实用新型所述方法，可以实现负载电阻RA从DC到射频都是500Ω负载，同时由于测试机电压探头电阻与传输线匹配，不存在传输线内电压脉冲反射问题，传输线完全表现为50Ω特征阻抗，消除了隔离/负载电阻与传输线寄生电容可能引入的RC时间影响问题。进一步的，本实用新型采用高速信号自隔离测试方法，使用450欧姆串联50欧姆测试机寄生电阻测试技术，替代原有500欧姆接地加1M欧姆测试机寄生电阻测试技术，可实现450欧姆自隔离电阻效果，能有效消除测试线对波形参数的影响，缓解多输出端口同时开启时导致的瞬间异常大电流现象。尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。