氮化镓MOSFET封装应力检测结构的制作方法

本实用新型涉及功率半导体器件技术领域，尤其涉及氮化镓mosfet塑封应力检测结构。

背景技术：

氮化镓mosfet是一类以氮化镓以及铝氮化镓为基础材料的场效应晶体管。由于氮化镓具有高的击穿电场、高的饱和速度、良好的温度特性，氮化镓mosfet在大功率高频能量转换和高频微波通讯等方面具有广泛的应用前景。

虽然基于氮化镓mosfet特有的性能和应用，需要采用与之相适应的封装结构和封装方法，但考虑到与现行应用系统的匹配以及成本、工艺等方面的优势，常用于硅基功率器件的塑料封装仍然是氮化镓mosfet的主要封装形式之一。而塑料封装存在一些固有的可靠性问题，封装体分层就是其中最常见的一种失效模式。封装体分层包括发生在塑封层与芯片、引线框架、基板粘接界面处的开裂、翘曲等现象。封装体分层会导致其中的金属互连断裂、芯片钝化层破损、环境气氛侵入而使芯片及金属材料发生腐蚀等，并由此引起氮化镓mosfet电学性能的退化和失效。

封装体中不同材料间热膨胀系数差异所产生的热失配应力是封装体分层的主要原因之一（王晓珍等，军用塑封电路分层及可靠性方法研究，电子工艺技术，vol.37，no.6，pp.316-329，2016；李兰侠，表面安装塑封体吸湿性引起的开裂问题及其对策，电子与封装，vol.5，no.10，pp.14-16，2005；古关华，用扫描声学显微镜进行塑封器件的封装分层分析，电子产品可靠性与环境试验，第2期，pp.14-16，2004），且功率器件封装体的分层失效较多出现在芯片、引线框架的尖端边缘处，通过检测和分析这些部位的应力变化情况可以分析和预测封装体的分层失效问题，从而保证功率器件的质量和可靠性。

现有技术中，除了采用仿真模拟的方法对包括塑封氮化镓mosfet器件的功率器件中的封装热应力进行定性分析外，由于封装完成后的功率器件无法实现非破坏性的芯片应力直接检测，常规的检测方法之一是采用专门设计的应力测试芯片来对封装体内的应力进行检测（蔡坚等，一种应力测试芯片及其应力测试方法，cn201110379324）。但上述检测方法存在的问题是，这种专门用于应力检测的芯片与实际氮化镓mosfet芯片的结构差异较大，不能准确地反映塑封体内氮化镓mosfet芯片中，特别是芯片、引线框架的尖端和边缘处的实际应力状况，因而不能有效分析和处理封装体分层失效问题。

技术实现要素：

本实用新型针对以上问题，提供了一种方便检测，提供检测可靠性的氮化镓mosfet塑封应力检测结构。

本实用新型的技术方案为：包括芯片、引线框架以及覆盖在芯片、引线框架上的塑封层，

所述芯片包括衬底、制作在衬底上的氮化镓mosfet结构层、制作在衬底底部的压阻、制作在衬底底面上的绝缘层、制作在绝缘层上的电极层，

所述压阻包括分别制作在衬底底部四个角上的第一压阻、第二压阻、第三压阻和第四压阻，所述第一压阻、第二压阻、第三压阻和第四压阻均为由五个压阻条依次连接，其中的第一压阻条呈纵向或者横向设置，第二压阻条相对于第一压阻条呈45°设置，第三压阻条相对于第二压阻条呈90°设置，第四压阻条相对于第三压阻条呈90°设置，第五压阻条相对于第四压阻条呈45°横向或者纵向设置，且第二压阻条与第四压阻条相对平行，第一压阻条与第五压阻条相互垂直；

所述绝缘层覆盖在衬底底面，绝缘层在与第一~四压阻的两端相交的区域开有绝缘层缺口；

所述电极层包括第一压阻引出电极、第二压阻引出电极、第三压阻引出电极、第四压阻引出电极和接地散热电极，

第一~四压阻的两端为压阻接触区，第一~四压阻的两端在对应的绝缘层缺口处与对应的压阻引出电极和接地散热电极相连，其中第一压阻的一端与第一压阻引出电极相连，所述第二压阻的一端与第二压阻引出电极相连，所述第三压阻的一端与第二压阻引出电极相连，所述第四压阻的一端与第四压阻引出电极相连，各个压阻的另一端与接地散热电极相连，

所述引线框架设在芯片的底部，所述引线框架包括框架接地散热电极、第一外引电极、第二外引电极、第三外引电极、第四外引电极和第一输出电极、第二输出电极、第三输出电极、第四输出电极，第一~四外引电极分别与对应的输出电极相连，

第一压阻引出电极、第二压阻引出电极、第三压阻引出电极、第四压阻引出电极分别与引线框架上的第一外引电极、第二外引电极、第三外引电极、第四外引电极通过导电银浆固化粘接，所述电极层的接地散热电极与引线框架上的框架接地散热电极通过导电银浆固化粘接。

所述衬底的材料为单晶硅。

所述压阻的材料为p型掺杂硅。

所述压阻接触区的材料为p型重掺杂硅。

所述绝缘层的材料为二氧化硅或者氮化硅。

所述电极层的材料为金，所述引线框架的材料为铜或者铜合金。

所述塑封层的材料为环氧树脂或者硅酮。

本实用新型具有如下优点：

⑴本实用新型直接在塑封氮化镓mosfet芯片底部的四角处制作压阻，芯片上部的氮化镓mosfet主体结构保持不变，因此本实用新型的芯片结构与常规氮化镓mosfet的芯片结构具有最大的相似性，因而可以更准确反映芯片上的封装热适配应力情况及其对氮化镓mosfet功能结构和电学特性的影响；

⑵本实用新型以氮化镓mosfet的常规封装形式中引线框架为基础设计本实用新型的引线框架和压阻检测电极，本实用新型中由芯片、引线框架和塑封材料构成的氮化镓mosfet塑封应力检测结构与实际氮化镓mosfet封装器件结构具有最大的相似性，便于利用现有氮化镓mosfet器件测试系统检测本实用新型的氮化镓mosfet塑封应力检测结构包括压阻特性在内的电学特性。通过检测封装前后氮化镓mosfet芯片底面四角上的压阻阻值变化情况分析芯片衬底底面四角的热失配应力变化情况以及塑封氮化镓mosfet封装体分层失效情况，检测结果符合性好，检测方法与过程简便易行；

⑶本实用新型芯片底部压阻区周围为制作在绝缘层上的电极层，电极层中的各个电极与引线框架的对应电极通过导电银浆固化粘接，而压阻区上直接覆盖塑封层，即各个压阻与塑封层直接粘接，封装体中特别是较多发生塑封层分层翘曲的芯片、封装框架的尖端边缘处的热失配应力直接作用在各个压阻上，检测所得各个压阻阻值的变化直接反映封装体热失配应力变化情况，即直接反映封装层分层失效情况；

⑷由于本实用新型中由芯片、引线框架和塑封层构成的氮化镓mosfet塑封应力检测结构与实际氮化镓mosfet封装器件结构具有最大的相似性，因而本实用新型的氮化镓mosfet塑封应力检测结构的制备工艺与常规氮化镓mosfet芯片制备和封装工艺兼容，制备过程简单易行。

附图说明

图1为本实用新型的结构示意图；

图2为本实用新型的内部结构示意图；

图3为本实用新型中芯片底部的结构示意图；

图4为本实用新型中芯片底部压阻的结构示意图；

图5为本实用新型中引线框架结构示意图；

图中：1是芯片、11是衬底、12是mosfet结构层、

13是压阻、13-1是第一压阻、13-2是第二压阻、13-3是第三压阻、13-4是第四压阻、131是第一压阻条、132是第二压阻条、133是第三压阻条、134是第四压阻条、135是第五压阻条、136是压阻接触区、

14是绝缘层、141是绝缘层缺口、

15是电极层、151是第一压阻引出电极、152是第二压阻引出电极、153是第三压阻引出电极、154是第四压阻引出电极、155是接地散热电极、

2是引线框架、21是外引电极、211是第一外引电极、212是第二外引电极、213是第三外引电极、214是第四外引电极、

22是输出电极、221是第一输出电极、222是第二输出电极、223是第三输出电极、224是第四输出电极、

23是框架接地散热电极、

3是封装体、31是塑封层。

具体实施方式

下面结合附图和实施例，对本实用新型作进一步说明：

本实用新型如图1-5所示，提供一种基于pqfn5×6封装的氮化镓mosfet塑封应力检测结构，包括芯片1、引线框架2、覆盖在芯片、引线框架上的塑封层31，

本实施例中的芯片包括衬底11、制作在衬底上的氮化镓mosfet结构层12、制作在衬底底部的压阻13、制作在衬底底面上的绝缘层14、制作在绝缘层上的电极层15，

本实施例中的压阻，包括分别制作在衬底底部四个角上的第一压阻13-1、第二压阻13-2、第三压阻13-3、第四压阻13-4，第一压阻、第二压阻、第三压阻、第四压阻均为由5个压阻条依次连接而成的π型压阻结构，其中第一压阻条131呈纵向或者横向设置，第二压阻条132相对于第一压阻条成45°设置，第三压阻条133相对于第二压阻条成90°设置，第四压阻条134相对于第三压阻条成90°设置，第五压阻条135相对于第四压阻条成45°设置，且第二压阻条与第四压阻条相互平行，第一压阻条与第五压阻条相互垂直。

本实施例中的绝缘层14覆盖衬底底面除各个压阻所在区域以外的部分，绝缘层在与第一~四压阻的两端相交的区域开有绝缘层缺口141，

本实施例中的电极层15包括第一压阻引出电极151、第二压阻引出电极152、第三压阻引出电极153、第四压阻引出电极154和接地散热电极155，

本实施例中的各个压阻的两端为压阻接触区136，各个压阻的两端在对应的绝缘层缺口处与对应的压阻引出电极和接地散热电极相连，其中第一压阻的一端与第一压阻引出电极相连，第二压阻的一端与第二压阻引出电极相连，第三压阻的一端与第二压阻引出电极相连，第四压阻的一端与第四压阻引出电极相连，各个压阻的另一端与接地散热电极相连。

本实施例中的所述引线框架2设在芯片的底部，包括框架接地散热电极23、第一外引电极211、第二外引电极212、第三外引电极213、第四外引电极214和第一输出电极221、第二输出电极222、第三输出电极223、第四输出电极224，各个外引电极21分别与对应的输出电极22相连。

本实施例中的芯片上的第一压阻引出电极、第二压阻引出电极、第三压阻引出电极、第四压阻引出电极分别与引线框架上的第一外引电极、第二外引电极、第三外引电极、第四外引电极通过导电银浆固化粘接，芯片上的接地散热电极与引线框架上的框架接地散热电极通过导电银浆固化粘接。

本实施例中的塑封层31覆盖在芯片、引线框架上，芯片底面四角处的压阻区与塑封层直接粘接，塑封层与芯片、引线框架构成所述氮化镓mosfet塑封应力检测结构的封装体3。

本实施例中的衬底的材料为单晶硅，压阻的材料为p型掺杂硅，压阻接触区的材料为p型重掺杂硅，绝缘层的材料为二氧化硅或者氮化硅，引线框架的材料为铜或者铜合金，电极层中各个电极的材料为金，塑封层的材料为环氧树脂或者硅酮。

上述基于pqfn5×6封装的氮化镓mosfet芯片塑封应力检测结构的制备方法，包括以下步骤：

⑴引线框架的制备

采用模铸或者冲压的方法，依照图5所示引线框架的结构设计，完成本实施例中的引线框架的制备。

⑵芯片的制备

本实用新型的芯片上部的氮化镓mosfet结构的制备过程与常规氮化镓mosfet结构的制备过程相同；

本实用新型的芯片底部的压阻、绝缘层及电极层的制备方法包括以下步骤：

①芯片底面淀积低温氧化物（lto）薄膜；

②光刻、刻蚀，形成各个压阻条掺杂窗口，得到压阻条掺杂掩模层；

③p型掺杂，形成薄层电阻为100ω/□的各个压阻条，去除掩膜层；

④重新淀积低温氧化物（lto）薄膜；

⑤光刻、刻蚀，形成各个压阻接触区掺杂窗口，得到压阻接触区掺杂掩模层

⑥p型重掺杂，形成薄层电阻为10ω/□的各个压阻接触区，去除掩模层；

⑦重新淀积低温氧化物（lto）薄膜；

⑧光刻、刻蚀形成各个绝缘层缺口；

⑨淀积金属膜，光刻、刻蚀，形成各个压阻引出电极、接地散热电极，得到电极层；

⑩光刻、刻蚀去除压阻区绝缘层，形成压阻区窗口，得到绝缘层。

⑶芯片与引线框架的粘接与封装

①清洗引线框架；

②在引线框架与芯片引出电极粘接区域涂覆导电银浆；

③粘贴芯片；

④固化；

⑤塑封；

⑥切筋分离。

本实用新型直接在作为衬底的氮化镓mosfet芯片底部的四角制作压阻，并以氮化镓mosfet常规塑封形式中的引线框架为基础设计制作本实用新型的引线框架和压阻检测电极。

本实用新型中芯片底面压阻区以外的电极层与引线框架上的相应电极通过导电银胶粘接并使芯片固接，塑封层覆盖芯片和引线框架形成封装体，芯片底面应力分布相对集中、分层失效较易发生的压阻区仅仅与塑封层直接粘接。

当本实用新型中的氮化镓mosfet塑封应力检测结构在实际安装、焊接或工作过程中因承受一定的温度循环和功率循环而产生导致封装体分层失效的热失配应力时，该热失配应力通过塑封层、引线框架传导至芯片，而分层失效较易发生即应力变化尤为明显的芯片底面四角处，所述热失配应力直接作用在各个压阻区的各个压阻条上，各个压阻条阻值的变化反映存在于塑封层与芯片粘接界面处的封装体分层失效的状态或趋势。

本实用新型中的四个压阻均由5个压阻条依次连接而成，其中第一压阻条呈纵向或者横向设置，第二压阻条相对于第一压阻条成45°设置，第三压阻条相对于第二压阻条成90°设置，第四压阻条相对于第三压阻条成90°设置，第五压阻条相对于第四压阻条成45°设置，且第二压阻条与第四压阻条相对平行，第一压阻条与第五压阻条相对垂直，各个压阻中沿不同方向设置的压阻条用于感应不同方向的热失配应力，各个压阻的一端与制作在绝缘层上对应的压阻引出电极和接地散热电极相连，依次串联相接的各个压阻条的阻值汇集为一个总的压阻阻值。

通过在片检测封装前后本实用新型的氮化镓mosfet塑封应力检测结构中各个压阻的阻值变化情况，并与封装前各个压阻的阻值对比，可分析其中的芯片底面四角处的热失配应力变化情况，并可据此进一步分析塑封氮化镓mosfet的封装体分层失效情况。