板21、挠曲量传感器3以及温度传感器6之间绝缘，则没有特别限定。此外，基板2的平面形状没有特别限定，例如，可以设为大致正方形、大致长方形等矩形或圆形，在本实施方式中，为大致正方形。
[0078]此外，在半导体基板21上设置有膜片24，该膜片24比周围的部分薄，因受压而挠曲变形。该膜片24是在半导体基板21的下表面(第二 Si层213)设置带底的凹部25而形成的，其下表面(凹部25的底面)为受压面24a。这样的膜片24的平面形状没有特别限定，例如，可以设为大致正方形、大致长方形等矩形或圆形，而在本实施方式中，为大致正方形。此外，膜片24的宽度没有特别限定，例如，可以设为400 μ m以上且600 μ m以下的范围内。此外，膜片24的厚度没有特别限定，但例如优选为10 μ m以上且50 μ m以下的范围内，更优选为15 μ m以上且25 μ m以下的范围内。由此，能够使膜片24足够柔软，能够充分进行挠曲变形。
[0079]此外，半导体基板21具有:框状的周围壁部26，其沿着膜片24的周围进行配置，其厚度沿着远离膜片24的方向增加；以及框状的厚壁部27，其沿着周围壁部26的周围进行配置，其厚度大于膜片24。
[0080]周围壁部26的下表面(即凹部25的内周面)261为相对于膜片24的厚度方向倾斜的倾斜面，因此，周围壁部26成为从膜片24侧朝向厚壁部27侧(即，远离膜片24的方向)而逐渐增加厚度(连续地增加)的锥状。这样，通过将周围壁部26设为锥状，能够使朝向周围壁部26的应力集中下降，能够使周围壁部26更难以挠曲。此外，例如，在利用湿式蚀刻形成凹部25时，凹部25的内周面自然地成为倾斜面，因此，还具有能够简单形成周围壁部26的优点。
[0081]在这样的半导体基板21上及其上方安装有半导体电路(电路)9。在该半导体电路9中，包含根据需要而形成的MOS晶体管91等有源元件、电容器、电感、电阻、二极管以及布线等电路要素。这样，通过将半导体电路9装入基板2中，与将半导体电路9与基板2分开地设置的情况相比，能够实现物理量传感器I的小型化。此外，在图1中，为了便于说明，仅示出了 MOS晶体管91。
[0082]〈〈挠曲量传感器>>
[0083]如图2所示，挠曲量传感器3具有配置于膜片24的4个压电电阻元件(挠曲量检测元件)31、32、33、34。其中，压电电阻元件31、32在俯视时对应地配置在呈四边形的膜片24的彼此相对的I对边241、242，压电电阻元件33、34在俯视时对应地配置在呈四边形的膜片24的其它彼此相对的I对边243、244。
[0084]压电电阻元件31具有配置在膜片24的外缘部(边241附近)的压电电阻部311。压电电阻部311呈沿着与边241平行的方向延伸的长条形状。此外，该压电电阻部311的两端部分别与布线313连接。
[0085]同样，压电电阻元件32具有配置在膜片24的外缘部(边242附近)的压电电阻部321。压电电阻部321呈沿着与边242平行的方向延伸的长条形状。此外，该压电电阻部321的两端部分别与布线323连接。
[0086]另一方面，压电电阻元件33具有:配置在膜片24的外缘部(边243附近)的I对压电电阻部331 ;以及使I对压电电阻部331彼此连接的连接部332。I对压电电阻部331彼此平行，并呈沿着与边243垂直的方向(与压电电阻部311、321相同的方向)延伸的长条形状。这样的I对压电电阻部331的一端部彼此经由连接部332连接，I对压电电阻部331的另一端部分别与布线333连接。
[0087]同样，压电电阻元件34具有:配置在膜片24的外缘部(边244附近)的I对压电电阻部341 ;以及使I对压电电阻部341彼此连接的连接部342。I对压电电阻部341彼此平行，且呈沿着与边244垂直的方向(与压电电阻部311、321相同的方向)延伸的长条形状。这样的I对压电电阻部341的一端部彼此经由连接部342连接，I对压电电阻部341的另一端部分别与布线343连接。
[0088]以上的压电电阻部311、321、331、341例如分别通过在半导体基板21的第一 Si层211中掺杂(扩散或注入)磷、硼等杂质而构成。此外，布线313、323、333、343以及连接部332、342例如分别通过在第一 Si层211中以比压电电阻部311、321、331、341更高的浓度掺杂(扩散或注入)磷、硼等杂质而构成。
[0089]不过，以外，压电电阻部311、321、331、341例如也可以以如下方式构成:在膜片24上，利用溅射法、CVD法等形成多晶硅膜，利用蚀刻对该多晶硅膜进行构图，在其中掺杂(扩散或注入)磷、硼等杂质。这对于布线313、323、333、343以及连接部332、342也相同。
[0090]此外，压电电阻元件31、32、33、34构成为自然状态下的电阻值彼此相等。进而，这些压电电阻元件31、32、33、34经由布线313、323、333、343等而彼此电连接，如图3所示，构成桥电路30 (惠斯通桥电路)。该桥电路30与提供驱动电压AVDC的驱动电路(未图示)连接。而且，桥电路30输出与压电电阻元件31、32、33、34的电阻值对应的信号(电压)。
[0091]在这样的挠曲量传感器3中，即使使用极薄的膜片24，也不会如使用谐振器那样的振动元件作为传感器元件的情况那样，出现因膜片24的振动泄漏而使Q值下降的问题。此外，通过在第一 Si层211中掺杂磷、硼等杂质来构成压电电阻元件31、32、33、34，例如，与在膜片24的上表面重叠地设置压电电阻元件31、32、33、34的情况相比，能够实现物理量传感器I的厚度降低(薄型化)。
[0092]〈〈温度传感器》
[0093]如图2所示，温度传感器6具有压电电阻元件(温度检测元件)61。压电电阻元件61具有压电电阻部611，压电电阻部611的两端部分别与布线613连接。压电电阻部611配置于周围壁部26。此外，压电电阻部611沿着膜片24的周围进行配置。由此，能够防止压电电阻部611向外侧过度扩展，相应地，能够实现物理量传感器I的小型化。
[0094]尤其是，在本实施方式中，压电电阻部611在俯视时配置在膜片的角部245附近(即膜片24的对角线的延长线L上)，沿着与角部245相连的边241、243 (膜片24的周围)，以在中途弯曲为大致直角的方式延伸。即，可以说，压电电阻部611具有:沿着边241延伸的第一部分；以及从第一部分的一端延伸而沿着边243延伸的第二部分。这样，通过将压电电阻部611配置为在角部245附近弯曲，能够在不牺牲挠曲量传感器3的配置空间(或抑制得较小)的情况下，将压电电阻部611配置得更长。即，能够高效灵活地运用配置挠曲量传感器3之后的剩余空间来配置温度传感器6。因此，能够在不损害挠曲量传感器3的检测灵敏度的情况下，成为精度更高的温度传感器6。
[0095]这样的压电电阻元件61具有电阻值随温度而变化的性质，因此，基于压电电阻元件61的电阻值变化，能够检测位于其附近的挠曲量传感器3的温度。
[0096]尤其是，在物理量传感器I中，将压电电阻元件61设置于周围壁部26，因而能够发挥如下效果。
[0097]第一，周围壁部26比膜片24厚，比膜片24更难以挠曲。通过这样将压电电阻元件61配置于比膜片24更难以挠曲的周围壁部26，能够减轻压电电阻元件61的挠曲引起的电阻值变化，能够利用温度传感器6高精度地检测挠曲量传感器3的温度。此外，由于周围壁部26配置在膜片24的周围，因此，能够将压电电阻元件61配置在挠曲量传感器3的附近。基于该点，能够利用温度传感器6高精度地检测挠曲量传感器3的温度。
[0098]第二，将周围壁部26设为锥状(换言之，比厚壁部27薄)，使得热容量下降，因此，能够使周围壁部26的热容量与膜片24的热容量接近。因此，例如，在压电电阻元件31、32、33,34以及压电电阻元件61因来自基板2的下表面侧的热而升温的情况下，能够减小压电电阻元件61的温度变化与压电电阻元件31、32、33、34的温度变化之差。因此，基于该点，也能够利用温度传感器6高精度地检测挠曲量传感器3的温度。
[0099]这样的压电电阻部611例如通过在第一 Si层211中掺杂(扩散或注入)磷、硼等杂质而构成。此外，布线613例如通过在第一 Si层211中以比压电电阻部611更高的浓度掺杂(扩散或注入)磷、硼等杂质而构成。通过在第一 Si层211中掺杂磷、硼等杂质来构成压电电阻元件61，由此，能够简单地设置温度传感器6，与例如在膜片24的上表面重叠地设置热电偶等独立的部件的情况相比，能够实现物理量传感器I的高度降低(薄型化)。
[0100]其中，压电电阻部611例如还可以以如下方式构成:在周围壁部26上，利用溅射法、CVD法等形成多晶硅膜，利用蚀刻对该多晶硅膜进行构图，在其中掺杂(扩散或注入)磷、硼等杂质。对于布线313、323、333、343以及连接部332、342也相同。
[0101]〈〈元件周围结构体4?
[0102]元件周围结构体4形成为划分出空洞部7。该元件周围结构体4具有:环状的壁部51，其以包围挠曲量传感器3以及温度传感器6的方式形成在基板2上；以及覆盖部52，其密封被壁部51的内壁围着的空洞部7的开口。
[0103]这样的元件周围结构体4具有:层间绝缘膜41 ;在层间绝缘膜41上形成的布线层42 ;在布线层42和层间绝缘膜41上形成的层间绝缘膜43 ;在层间绝缘膜43上形成的布线层44 ;在布线层44和层间绝缘膜43上形成的表面保护膜45 ;以及密封层46。布线层44具有覆盖层441，该覆盖层441具有使空洞部7的内外连通的多个细孔442，配置在覆盖层441上的密封层46密封细孔442。在这样的元件周围结构体4中，由层间绝缘膜41、布线层42、层间绝缘膜43、布线层44(其中，除去覆盖层441以外的部分)以及表面保护膜45构成上述壁部51，由覆盖层441以及密封层46构成上述覆盖部52。
[0104]此外，布线层42、44包含:以围着空洞部7的方式形成的布线层42a、44a ;以及构成半导体电路9的布线的布线层42b、44b。因此，半导体电路9通过布线层42b、44b而引出到物理量传感器I的上表面