。此外，在布线层42a与第二绝缘膜23之间，例如设置有由多晶硅膜构成的膜49。
[0105]层间绝缘膜41、43没有特别限定，例如，可以使用氧化硅膜(S1J莫)等绝缘膜。此外，布线层42、44没有特别限定，例如，可以使用铝膜等金属膜。此外，密封层46没有特别限定，可以使用Al、Cu、W、T1、TiN等金属膜。此外，表面保护膜45没有特别限定，可以使用氧化硅膜、氮化硅膜、聚酰亚胺膜、环氧树脂膜等、用于保护元件免于水分、污物、损伤等的具有耐受性的膜。
[0106]〈〈空洞部》
[0107]由基板2以及元件周围结构体4划分出的空洞部7是密闭的空间，作为物理量传感器I检测的压力的基准值的压力基准室发挥作用。空洞部7与膜片24重合地配置，膜片24构成划分空洞部7的壁部的一部分。空洞部7内的状态没有特别限定，但优选为真空状态(例如1Pa以下)。由此，可以使用物理量传感器I作为以真空状态为基准而检测压力的“绝对压传感器”。因此，物理量传感器I的方便性提高。不过，空洞部7内的状态也可以不是真空状态，例如，也可以是大气压状态、气压比大气压低的减压状态或者气压比大气压高的加压状态。此外，在空洞部7内也可以封入有氮气、稀有气体等惰性气体。
[0108]在本实施方式中，在俯视时，温度传感器6具有的压电电阻元件61位于空洞部7的内侧。即，膜片24、压电电阻元件61以及空洞部7位于重合的位置。由此，在俯视时，挠曲量传感器3具有的压电电阻元件31、32、33、34以及温度传感器6具有的压电电阻元件61分别位于空洞部7的内侧，因此，能够使压电电阻元件31、32、33、34与压电电阻元件61的热环境(更具体而言，例如从物理量传感器I的上表面侧传导的热的量)大致相同。因此，能够利用温度传感器6高精度地检测挠曲量传感器3的温度。
[0109]以上，对物理量传感器I的结构进行了简单说明。
[0110]在这样的物理量传感器I中，根据膜片24的受压面24a受到的压力，膜片24进行挠曲变形，由此，压电电阻元件31、32、33、34发生扭曲，根据其挠曲量，压电电阻元件31、
32、33、34的电阻值发生变化。电桥电路30的输出随之变化。此处，压电电阻元件31、32、33、34具有如下性质(电阻值的温度关联性):电阻值除了因自身的挠曲而变化以外，还因自身的温度(环境温度)而变化。因此，电桥电路30的输出的变化是由压电电阻元件31、32、33、34的挠曲以及压电电阻元件31、32、33、34的温度引起的，根据这样的输出(信号)，不能高精度地求出在受压面24a受到的压力(绝对压)的大小。因此，在物理量传感器I中，利用温度传感器6来检测挠曲量传感器3的温度，基于检测出的温度，对从电桥电路30得到的信号进行校正(去除压电电阻元件31、32、33、34的由于温度而引起的变化部分)，基于校正后的信号，求出在受压面24a受到的压力(绝对压)的大小。由此，能够高精度地求出在受压面24a受到的压力。
[0111]在以上的物理量传感器I中，将空洞部7以及半导体电路9设置半导体基板21的同一面侧，形成空洞部7的元件周围结构体4不会从半导体基板21的与半导体电路9相反的一侧伸出，能够减小高度。此外，元件周围结构体4是利用与层间绝缘膜41、43以及布线层42、44中的至少一方相同的成膜而形成的。由此，能够利用CMOS工艺(尤其是形成层间绝缘膜41、43及布线层42、44的工序)，与半导体电路9 一同形成元件周围结构体4。因此，能够简化物理量传感器I的制造工序，其结果是，能够实现物理量传感器I的低成本化。此外，即使在如本实施方式这样将空洞部7密封的情况下，也能够使用成膜法将空洞部7密封，不需要贴合以往那样的基板来密封空腔，基于该点，也能够简化物理量传感器I的制造工序，其结果是，能够实现物理量传感器I的低成本化。
[0112]此外，如上所述，挠曲量传感器3包含压电电阻元件31、32、33、34，温度传感器6包含压电电阻元件61，而且挠曲量传感器3、温度传感器6以及半导体电路9位于半导体基板21的同一面侧，因此，能够利用CMOS工艺与半导体电路9 一同形成挠曲量传感器3以及温度传感器6。因此，基于该点，能够进一步简化物理量传感器I的制造工序。
[0113]此外，由于挠曲量传感器3以及温度传感器6配置在膜片24的元件周围结构体4侦牝因此，能够将挠曲量传感器3以及温度传感器6收纳在空洞部7内，因此，能够防止挠曲量传感器3以及温度传感器6的劣化，减轻挠曲量传感器3以及温度传感器6的特性下降。
[0114]接下来，对物理量传感器I的制造方法进行简单说明。
[0115]图4?图11分别是示出图1所示的物理量传感器I的制造工序的图。以下，基于这些图进行说明。
[0116][挠曲量传感器/温度传感器形成工序]
[0117]首先，如图4所示，准备由SOI基板(依次层叠第一 Si层211、S1jl 212、第二Si层213而成的基板)构成的半导体基板21，对表面进行热氧化，形成第一绝缘膜(氧化硅膜)22。接下来，如图5所示，经由未图示的掩模，在第一 Si层211中掺杂磷、硼等杂质(离子注入)，由此形成挠曲量传感器3 (压电电阻元件31?34)以及温度传感器6 (压电电阻元件61)及MOS晶体管91的源极电极以及漏极电极。在该离子注入中，调整离子注入条件等，使得针对压电电阻部311、321、331、341、611的杂质掺杂量多于连接部332、342以及布线 313、323、333、343、613。
[0118]接下来，如图6所示，在第一绝缘膜22上，利用溅射法、CVD法等形成第二绝缘膜(氮化硅膜)23。第二绝缘膜23对在之后进行的空洞部形成工序中实施的蚀刻具有耐受性，作为所谓蚀刻阻挡层而发挥作用。接下来，如图7所示，在基板2的上表面，利用溅射法、CVD法等形成多晶硅膜(或非晶硅膜)，利用蚀刻对该多晶硅膜进行构图，由此形成MOS晶体管91的栅极电极911以及膜49。
[0119][层间绝缘膜/布线层形成工序]
[0120]如图8所示，在基板2的上表面形成层间绝缘膜41、43以及布线层42、44。由此，挠曲量传感器3、温度传感器6以及MOS晶体管91等成为被层间绝缘膜41、43以及布线层42、44覆盖的状态。层间绝缘膜41、43的形成是以如下方式进行的:利用溅射法、CVD法等形成氧化硅膜，并利用蚀刻对该氧化硅膜进行构图。层间绝缘膜41、43各自的厚度没有特别限定，例如为1500nm以上且5000nm以下左右。此外，布线层42、44的形成是以如下方式进行的:在层间绝缘膜41、43上，利用溅射法、CVD法等形成例如由铝构成的层，然后，进行构图处理。此处，布线层42、44各自的厚度没有特别限定，例如300nm以上且900nm以下左右。
[0121]此外，在俯视时，布线层42a、44a以包围挠曲量传感器3以及温度传感器6的方式呈环状。此外，布线层42b、44b与在半导体基板21之上及其上方形成的布线(例如构成半导体电路9的一部分的布线)电连接。
[0122]这样的层间绝缘膜41、43以及布线层42、44的层叠结构可由通常的CMOS工艺形成，其层叠数根据需要而适当设定。即，根据需要，有时隔着层间绝缘膜而层叠更多的布线层O
[0123][空洞部形成工序]
[0124]如图9所示，在利用溅射法、CVD法等形成表面保护膜45之后，利用蚀刻形成空洞部7。表面保护膜45由包含一种以上的材料的多个膜层构成，且形成为不密封覆盖层441的细孔442。此外，作为表面保护膜45的结构材料，由氧化硅膜、氮化硅膜、聚酰亚胺膜、环氧树脂膜等、用于保护元件免于水分、污物、损伤等的具有耐受性的膜形成。表面保护膜45的厚度没有特别限定，例如为500nm以上且2000nm以下左右。
[0125]此外，空洞部7的形成是以如下方式进行的:利用蚀刻去除层间绝缘膜41、43的一部分，其中，所述蚀刻贯通在覆盖层441中形成的多个细孔442。在使用湿式蚀刻作为此处的蚀刻的情况下，从多个细孔442提供氟酸、缓冲氟酸等蚀刻液，在使用干式蚀刻的情况下，从多个细孔442提供氢氟酸气体等蚀刻气体。
[0126][密封工序]
[0127]接下来，如图10所示，在覆盖层441上，利用溅射法、CVD法等形成由Al、Cu、W、T1、TiN等的金属膜等构成的密封层46，将各细孔442密封。由此，空洞部7被密封层46密封，并形成覆盖部52。密封层46的厚度没有特别限定，例如为100nm以上且5000nm以下左右。
[0128][膜片形成工序]
[0129]最后，如图11所示，利用湿式蚀刻，将半导体基板21的下表面(第二 Si层213)的一部分去除。由此，形成膜片24、周围壁部26以及厚壁部27。此外，在进行湿式蚀刻时，S1Jl 212作为蚀刻阻挡层而发挥作用。因此，能够高精度地控制膜片24的厚度。由此，得到物理量传感器I。
[0130]利用以上这样的工序，能够制造出物理量传感器I。此外，在上述的适当的工序中(例如挠曲量传感器/温度传感器形成工序、层间绝缘膜/布线层形成工序、密封工序)，能够在中途安装半导体电路具有的MOS晶体管以外的有源元件、电容器、电感、电阻、二极管、布线等电路要素。
[0131]<第二实施方式>
[0132]接下来，对本发明的物理量传感器的第二实施方式进行说明。
[0133]图12是示出本发明的物理量传感器的第二实施方式的俯视图。图13是对包含图12所示的温度传感器的电路进行说明的图。
[0134]以下，对本发明的物理量传感器的第二实施方式进行说明，以与上述实施方式的不同之处为中心说明，省略相同事项的说明。
[0135]第二实施方式除了温度传感器的结构不同以外，与上述第一实施方式相同。
[0136]如图12所示，本实施方式的温度传感器6具有4个压电电阻元件(温度检测元件)61、62、63、64。此外，这些压电电阻元件61、62、63、64具有压电电阻部611、621、631、641，压电电阻部611、621、631、641的两端部分别与布线613、623、633、643连接。
[0137]在俯视时，压电电阻部611、621、631、641位于膜片24的外