一种逻辑分析仪中实现毛刺检测的方法
【技术领域】
[0001]本发明属于数据域测试技术领域，更为具体地讲，涉及一种在逻辑分析仪中实现毛刺检测的方法。
【背景技术】
[0002]随着数字电子技术的高速发展，数字信号频率越来越高。在使用逻辑分析仪对数字信号进行分析过程中，毛刺数据对逻辑分析仪的分析结果有着重要的影响，因此，毛刺检测能力是衡量一台逻辑分析仪性能的重要指标之一，其中，所述的毛刺是指窄于规定的最小脉冲宽度的脉冲，一般将宽度小于当前取样间隔的脉冲称为毛刺。
[0003]逻辑分析仪中实现毛刺检测的方法主要有锁定工作方式、毛刺方式。
[0004]锁定工作方式是将毛刺数据展宽成一个采样周期的宽度并显示。该方式优点是电路设计简单，缺点是无法实现连续毛刺信号以及边沿毛刺信号的检测。
[0005]毛刺方式是通过双向跳变电路来完成毛刺数据的检测，毛刺方式弥补了锁定工作方式的不足，可实现连续毛刺信号以及边沿毛刺信号的检测。在FPGA内部，双向跳变电路通常由D触发器来构建，由于受FPGA内部D触发器传输延时影响，该电路能够检测的最窄脉冲宽度为5ns，因而毛刺方式无法实现脉冲宽度为5ns以下的毛刺数据的检测。若通过ECL或PECL器件搭建电路来实现毛刺数据检测，由于毛刺检测电路的复杂程度，导致整个毛刺检测电路体积非常庞大，功耗也很大，整体实现难度也比较大。
【发明内容】
[0006]本发明的目的在于克服现有技术的不足，提供一种在逻辑分析仪中实现毛刺检测的方法，在实现连续毛刺信号以及边沿毛刺信号检测的同时，实现对脉冲宽度低于5ns的毛刺信号检测。
[0007]为实现上述发明目的，本发明在逻辑分析仪中实现毛刺检测的方法，其特征在于，包括以下步骤:
[0008](I)、跳变沿检测
[0009]对被测信号经过采样和两次串并转换得到的每个32位采样数据(原始数据)的相邻位进行异或运算，得到一个31位的跳变沿检测数据；
[0010](2)、毛刺检测
[0011]2.1)、32位采样数据分成4段，每段8位宽；构建毛刺数据，毛刺数据的4位分别对应采样数据的4段，毛刺数据的4位初始值均为O ;
[0012]2.2)、在31位跳变沿检测数据中，如果最前面第η位为1，且该η位前均为0，η小于等于7，同时，前一个31位的跳变沿检测数据的最后8-η位中出现1，且该出现I的位后均为0，则认为检测到毛刺，毛刺数据的第I位置I ;
[0013]2.3)、在31位跳变沿检测数据中，如果出现两个I之间O的个数等于小于6，则认为检测到毛刺，并根据这两个I对应32位采样数据所在段，将位宽为4位的毛刺数据对应位置I ;
[0014]2.4)、输出毛刺数据，返回步骤2.1)对下一个32位采样数据进行毛刺检测。
[0015]本发明的目的是这样实现的。
[0016]本发明在逻辑分析仪中实现毛刺检测的方法，通过对8倍抽点采样存储前的高采样原始数据进行异或运算来实现跳变沿检测，然后，将两个I之间O的个数等于小于6的情形，认为是毛刺，并根据这两个I对应32位采样数据所在段，将位宽为4位的毛刺数据对应位置I。这样对被测信号经过采样和两次串并转换得到的每个32位采样数据(原始数据)即8倍抽点采样存储前的高采样原始数据进行处理，实现了连续毛刺信号以及边沿毛刺信号的检测，并在数据显示过程中准确对毛刺进行标记。同时，对于500MSa/s定时分析速率来讲，2ns以下宽度的窄脉冲就认为是毛刺，并且最小可以实现250ps宽度毛刺的检测。
【附图说明】
[0017]图1是逻辑分析仪的一种硬件设计框图；
[0018]图2是毛刺数据检测不意图；
[0019]图3是毛刺数据电路状态转换图。
【具体实施方式】
[0020]下面结合附图对本发明的【具体实施方式】进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
[0021]在本实施例中，本发明多通道深存储逻辑分析仪是一台以PC(个人计算机)为控制平台的虚拟逻辑分析仪，通道数是132 (128个数据通道、4个时钟通道)，最大定时分析速率是4GSa/s，最大状态时钟速率是1.65GSa/s，最大存储深度是128Mb/通道。
[0022]逻辑分析仪的硬件设计框图如图1所示，每片FPGA负责完成16通道数据的采集控制、数据存储控制、触发、外围芯片配置以及与计算机通信等功能，因而整个逻辑分析仪数据采集系统由8组功能模块完全一致的电路组成。在设置采样率以及门限电平时，计算机先将相应的参数通过PCI总线发送至FPGA内部相应的寄存器，FPGA内部控制逻辑电路将寄存器中的数据按照SPI总线协议发送至锁相环芯片以及DAC芯片，从而得到设定的采样率以及门限电平。
[0023]被测信号经过有源探头，通过与设定的门限电平进行比较产生数字信号，数字信号再分别经过采样电路和电平转换电路处理，最后进入FPGA。逻辑分析仪采样电路使用的串并转换芯片实现1:8的串并转换。该芯片支持双边沿采样。在采样率为4GSa/s，采样芯片输出的数据速率为500Mb/s，，满足FPGA接收数据速率要求。为了保证FPGA内部LVDS接收机电平匹配，采样电路和FPGA之间加入电平转换网络。
[0024]FPGA内部逻辑电路主要包括接口译码模块、时钟配置模块、DAC配置模块、触发模块、主控模块以及毛刺数据检测模块。接口译码模块负责FPGA与计算机之间通信，时钟配置模块完成外部锁相环芯片参数配置，实现不同采样率的设置，DAC配置模块完成探头门限电平的设置，触发模块完成逻辑分析仪各类触发功能，如边沿触发、脉宽触发等。主控模块主要配合触发电路来实现数据采集与存储控制。毛刺数据检测模块是逻辑分析仪工作在毛刺采样模式时实现对信号中毛刺数据的检测的电路模块，其独立于其他功能模块。
[0025]被测信号经过前端电路进入FPGA的内部LVDS接收机进行二次采样并进行1:4的串并转行，对采样数据进行进一步降速处理。每通道数据经过采样电路和LVDS接收机两次串并转换后，共降速32倍，数据宽度展宽为32位，即在采样电路中进行采样和一次1:4的串并转换、在LVDS接收机进行一次1:8的串并转换，得到32位的采样数据(即原始数据)，在最后送入触发电路以及存储电路模块。
[0026]逻辑分析仪存储电路包含内部存储(FPGA内部SRAM)以及外部存储(DDR2)两个部分。当逻辑分析仪处于高速采样时，使用FPGA内部存储器，当逻辑分析仪采样率在500MSa/s及以下时，使用外部DDR2存储。本发明逻辑分析仪，在使用DDR2存储数据时，由于DDR2控制器本地数据总线只有64位宽，而16通道数据经两次串并转换降速后，数据宽度为512位，每通道数据宽度均为32位。为了确保每通道均能使用DDR2存储数据，需对采样数据进行8倍抽点采样后存入DDR2，即每通道占用DDR2控制器本地数据总线中的4位。由于使用DDR2存储进行了抽点采样，因而逻辑分析仪实际采样率会降低，例如采样电路采样率为4GSa/s，经8倍抽点采样后，逻辑分析仪的实际采样率为500MSa/s。
[0027]如果需要不间断的捕捉数据流，单次测量的时间跨度取决于逻辑分析仪的存储深度与采样速度，存储深度=采样时间X定时分析速率，这意味着在存储深度一定的情况下，降低定时分析速率直接提高了单次采样时间，即能观察分析更长时间段的波形数据，但降低定时分析速率意味着不能稳定捕获到脉宽小于取样间隔的数字波形(