时间数字转换器的制作方法

本实用新型涉及集成电路设计领域，尤其涉及其中的时间数字转换器。

背景技术：

时间数字转换器(Time-to-Digital Converter，TDC)是一种将时间间隔转换为数字量输出的器件，一定程度上类似于模拟数字转换器(Analog-to-Digital Converter，ADC)，只不过ADC转换的是电压或者电流，而TDC转换的是时间间隔。

如图1所示为现有技术中的时间数字转换器的结构图，图2为现有技术中的时间数字转换器的时序图。待测时间间隔为Start1信号和Start2信号之间的时间Tin，时间余量Residue的定义为时钟信号的最后一个上升沿到输入间隔信号的结束。由于Start2信号的时间无法预测，即时间余量的开始无法预测，所以时钟信号CLK每上升一次，都需要对此时的时间标记一次，并以此作为时间余量的开始进行存储，直到Start2信号到来，多工器会选择正确的时间余量输出给FTDC(Fine-TDC，精转换TDC)，因此需要多个时间余量的存储路径(时间余量1、时间余量2、……、时间余量N)，这样就会增加芯片面积，降低转换速度。

技术实现要素：

有鉴于此，本实用新型提供了一种时间数字转换器，以至少解决以上现有技术中的技术问题。

本实用新型的时间数字转换器，包括：

时间数字转换单元，用于对第一输入或第二输入进行数字转换，所述第一输入为时间间隔；

时间余量提取单元，连接于所述时间数字转换单元，用于提取所述时间数字转换单元中紧接在所述时间间隔后且小于时钟周期而未被转换的时间余量，所述时间余量为从所述时间间隔的结束到此后时钟信号的第一次上升；及

时间放大器，连接于所述时间余量提取单元与所述时间数字转换单元之间，用于对所述时间余量进行线性放大，所述时间余量的放大信号作为第二输入反馈输入所述时间数字转换单元并使其匹配于所述时钟周期。

进一步地，所述时间数字转换器还包括重序输出结果单元，连接于所述时间数字转换单元的输出端，用于计算并输出时间间隔的转换结果，计算公式为：

其中，所述第一转换结果为所述时间数字转换单元对所述第一输入进行数字转换所得到的转换结果；所述第二转换结果为所述时间数字转换单元对所述第二输入进行数字转换所得到的转换结果；N为所述时间余量的放大倍数。

进一步地，所述时间数字转换器还包括自动开关单元，所述自动开关单元的输入端包括所述第一输入和所述第二输入，所述自动开关单元的输出端连接于所述时间数字转换单元，用于控制所述时间数字转换单元的输入者为第一输入或第二输入。

进一步地，所述的时间数字转换单元包括计数器，所述时钟信号每上升一次，所述计数器计数一次。

本实用新型采用上述技术方案，具有如下优点：

由于时间余量的开始和结束都是可预测的，因此只需要一个时间余量的存储路径，节省了电路占用面积，放大后的时间余量反馈到原始时间数字转换单元，因此，只需要一个时间数字转换单元即可实现数字转换，进一步节省电路占用面积，减小芯片面积。在进行循环过程时，数字转换过程和时间余量产生可以同时进行，可以节省大量的转换时间。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为现有技术中时间数字转换器的结构图。

图2为现有技术中时间余量的时序图。

图3为本实用新型的时间余量的时序图。

图4为本实用新型的时间余量提取单元的电路图。

图5为本实用新型的时间数字转换器的结构图。

图6为本实用新型的时间数字转换器的时序图。

图7为本实用新型的时间数字转换器的电路图。

图8为本实用新型的时间数字转换器的开关单元电路图。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

如图5所示为本实用新型实施例的时间数字转换器的结构图，包括：时间数字转换单元100，其输入为第一输入100A或第二输入100B，用于对第一输入100A或第二输入100B进行数字转换，第一输入100A为时间间隔Tin；时间余量提取单元200，连接时间数字转换单元100，用于提取时间数字转换单元100中紧接在所述时间间隔后且小于时钟周期而未被转换的时间余量；时间放大器300，连接于时间余量提取单元200与时间数字转换单元100之间，用于对时间余量提取单元200中提取的时间余量进行线性放大，以提高转换的精度，时间余量的放大信号(开始信号TAout1和结束信号TAout2之间的时间差)作为第二输入100B反馈输入时间数字转换单元100并使其匹配于时钟周期。

如图3和图4所示，本实用新型对时间余量Residue进行了重新定义。时间间隔Tin为信号Start1和信号Start2之间的时间差，时间余量Residue为信号Start2触发后到此后时钟信号Coarse_Clk的第一次上升沿。

待测时间间隔Tin作为第一输入100A输入时间数字转换单元100进行数字转换，得到第一转换结果，此过程为第一转换过程；时间余量提取单元200根据信号Start2和时钟信号Coarse_Clk提取时间余量Residue，得到时间余量Residue的开始信号TAin1和结束信号TAin2，时间放大器300对时间余量Residue进行线性放大，放大倍数为N，并将时间余量的放大信号A_Residue(开始信号TAout1和结束信号TAout2之间)作为第二输入100B输入时间数字转换单元100进行数字转换，得到第二转换结果，此过程为第二转换过程；重序输出结果单元400连接数字转换单元100的输出端，用于计算待测时间间隔Tin的数字转换结果Dout并输出，计算公式为：

自动开关单元500的输入包括第一输入100A和第二输入100B，输出连接数字转换单元100，可以根据输入信号来源控制时间数字转换单元100的输入为待测时间间隔Tin(Start1和Start2)或时间余量的放大信号A_Residue，即控制时间数字单元100的输入为第一输入100A或第二输入100B，并分别执行第一转换或第二转换。自动开关单元500自动切换输入信号源，可以节省大量的转换时间。

图7示出了本实用新型的时间数字转换器的电路图，其中，时间余量提取单元200的电路结构图如图4所示，在前面已经介绍，在此不再赘述。

自动开关单元500，包括第一开关501和第二开关502，如图8所示，TA_EN表示第一开关501和第二开关502在高电平使能信号有效。当自动开关单元500使能Start1和Start2有效时，Start1和Start2输入第一计数器601，Coarse_Clk每上升一次，计数器601计数一次，计数结果为Cccnt0。

当第一开关501和第二开关502分别使能TAout1和TAout2有效时，第一开关501和第二开关502分别使能(En)粗转换信号Coarse_Osc(即TAout1)和精转换信号Fine_Osc(即TAout2)输入到时间数字转换单元100。Coarse_Clk每上升一次，计数器602计数一次，计数结果为Cccnt1，此为粗转换过程；Fine_Clk每上升一次，计数器603计数一次，计数结果为Cfcnt，此为精转换过程。

重序输出结果单元400计算并输出Tin的数字转换结果Dout，计算公式为：Cccnt0·τ_C–(Cccnt1·τ_C+Cfcnt·τ_F)/N，其中，τ_C为Coarse_Clk的时钟周期，τ_F为Fine_Clk的时钟周期，N为时间放大器300的放大倍数。

需要说明的是，待测时间间隔的数字转换过程可能需要循环进行，直到时间余量满足预设精度值，计数器停止计数。当时钟信号发生抖动产生往前漂移时，Start2的信号来不及停止计数器的计数，会多一次计数，但是时间余量的结束是时钟信号的上升，因此时间余量也会多一个时钟周期，因此二者相抵可以自动校正时间余量受时钟抖动的影响。在进行循环过程时，数字转换过程和时间余量产生可以同时进行，可以节省大量的转换时间。

由于时间余量的开始和结束都是可预测的，因此只需要一个时间余量的存储路径，节省了电路占用面积，时间余量的放大信号反馈到原始时间数字转换单元，因此，只需要一个时间数字转换单元即可实现数字转换，进一步节省电路占用面积，减小芯片面积。

本实用新型的数字转换与时间余量的产生同时进行，可以节省大量的转换时间。

本实用新型的时间数字转换器可以应用于DDR3或DDR4中来计算外部时钟CLK与DDR3或DDR4的DQS信号之间的相位差，可提高CLK与DQS的同步速度。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。