专利名称：用于高和宽工作电压范围的具有偏压电路的栅驱动器输出级的制作方法
技术领域：
本发明涉及一种用于驱动MOSFET或IGBT的栅极的电路，尤其涉及一种能够提供高和宽工作电压范围的、具有偏压电路的集成栅驱动器输出级。
背景技术：
图1示出了一种传统的CMOS推挽输出级，其包括用于驱动分立的MOSFET或IGBT的栅极的MOSFET M100和M200。
图2示出了一种传统的NMOS图腾柱输出级，其包括用于驱动分立的MOSFET或IGBT的栅极的MOSFET M100’和M200。
图1和图2中电路的最大工作电压分别通过M100和M200或M100’和M200的漏节点和源节点之间的电压差来确定。如果这些MOSFET的其中一个上的电压差高于该IC器件的最大漏-源击穿电压，则会发生击穿，从而导致输出驱动器丧失其功能。
发明内容
为了解决上述问题，本发明提供了一种栅驱动器，其能够在比其IC器件的正常最大额定电压高的电压下工作，并在较宽的电压范围上工作。
还提供了这样一种栅驱动器，其具有能够由集成偏压电路来设定的可变输出电压。
还提供了一种用于栅驱动器的偏压电路。
本发明的一个方面涉及一种用于驱动电路的输出级，可包括第一和第二半导体器件，其每一个都具有各自的一对主端子，各个所述第一和第二半导体器件的一个主端子被串联以形成半桥，在所述主端子的连接点处提供有输出驱动信号，各个所述第一和第二半导体器件进一步分别具有被连接到一起以接收控制信号的控制端；第三半导体器件，具有接收电源电压的一个主端子、与所述第一半导体器件串联的另一个主端子、以及用于接收偏压的控制端，所述第三半导体器件能够由所述偏压控制，用于可变地降低所述电源电压，以避免所述电源电压完全施加至所述第一和第二半导体器件。有利地，所述半导体器件集成于半导体芯片中，所述第一和第二半导体器件形成在所述芯片的低侧阱中，所述第三半导体器件形成在所述芯片的高侧阱中。
根据本发明的另一个方面，一种偏压电路可集成于所述半导体芯片中，所述偏压电路可包括第四半导体器件，具有接收所述电源电压的第一主端子、以及向所述第三半导体器件的所述控制端提供所述偏压的第二主端子；分压器，其一端连接到所述第三半导体器件的控制端，另一端连接到公共点；误差放大器，具有接收所述分压器的输出的正输入端、以及接收参考所述公共点的基准电压的负输入端；所述误差放大器具有驱动第五半导体器件的控制端的输出，所述第五半导体器件的一个主端子连接到所述第四半导体器件的控制端，所述第五半导体器件的另一个主端子连接到所述公共点；以及电阻，连接于所述电源电压输入与所述第五半导体器件的控制端之间。所述偏压电路生成的偏压根据以下公式来确定VBIAS=R2R1+R2·VREF]]>其中，VREF是所述基准电压，R1和R2是所述分压器的两个电阻所述误差放大器可例如包括运算放大器或比较器。
本发明的另一个方面涉及一种用于增加驱动电路输出级的工作电压范围的方法，所述输出级可包括第一和第二半导体器件，其每一个都具有各自的一对主端子，各个所述第一和第二半导体器件的一个主端子被串联以形成半桥，在所述主端子的连接点处提供有输出驱动信号，各个所述第一和第二半导体器件进一步分别具有被连接到一起以接收控制信号的控制端；所述方法可包括以下步骤提供第三半导体器件，所述第三半导体器件具有接收用于所述输出级的电源电压的一个主端子、与所述第一半导体器件串联的另一个主端子、以及用于接收偏压的控制端；以及通过调节所述偏压控制所述第三半导体器件，用于可变地降低所述电源电压，以避免所述电源电压完全施加至所述第一和第二半导体器件。调节所述偏压的步骤可调节所述第三器件上的电压降。调节所述偏压的步骤也可调节所述输出驱动信号的电压。
本发明提供了一种简单、低成本的栅驱动器和偏压电路，其具有比传统的CMOS、NMOS和PMOS器件高的组件击穿电压以及较宽工作电压范围。一种在p型衬底上具有外延层的CMOS器件可被用来实现所述电路。
本发明的其他特征和有益效果将通过以下参照附图对本发明实施方案的描述而变得显而易见。
图1示出了用于驱动分立的MOSFET或IGBT的栅极的传统CMOS推挽输出级；图2示出了用于驱动分立的MOSFET或IGBT的栅极的传统NMOS的图腾柱输出级；图3示出了本发明的第一实施方案，该实施方案包括的CMOS器件将在p型衬底上形成的外延层作为体层(bulk layer)；图4是与图3的实施方案相对应的CMOS推挽输出级的示意图；图5是根据本发明第二实施方案的NMOS图腾柱输出级的示意图；图6是包括运算放大器的偏压电路的示意图；图7是包括比较器的偏压电路的示意图；以及图8是包括图4的推挽驱动器和图6的偏压电路的栅驱动器电路的示意图。
具体实施例方式
图3示出了本发明的包括CMOS器件20的第一实施方案，CMOS器件20具有在p型衬底22上形成的外延层21。图3中的集成MOSFETM1、M2和M3与图4中示意性示出的相同元件相对应。
图4和5中的上层晶体管M1与输出晶体管M2(M2’)和M3串联，并根据所施加的偏压提供可变电压降。因此，即使在电源电压Vcc高于击穿电压时，中间晶体管M2(M2’)的漏极电压仍保持低于击穿电压。此外，通过改变M1上的电压降，还可以调节输出电压VOUT。
如图3所示，M1处于高侧阱中，并与处于低侧阱中的M2和M3隔离。由于在M1与外延层21之间施加有电压差VCC，因此M1被置于高侧阱中。使M1与其他晶体管隔离确保了VCC不会施加至晶体管M2和M3。
为了使图4和5中的电路适当工作，需要在M1的栅极具有受控的偏压VBIAS。该栅极偏压可通过许多拓扑结构来产生。图6和7示出了两个可能的实施例35和35’。图中的拓扑结构在VCC(VIN)与VBIAS之间的电压差非常小时是有利的。当VCC低于VBIAS或稍高于VBIAS时，也可使用其他拓扑结构。
在图6和7中，误差放大器29(图6中的运算放大器30、图7中的比较器31)在其负输入端接收基准电压VREF，在其正输入端接收分压器R1、R2的中点处的电压VD。当VD＞VREF时，误差放大器29使得具有一种导电类型的开关装置M20导通。开关装置M20的第一主端子接地，而第二主端子连接到具有与M20相反的导电类型的另一开关装置M10的控制端。M10的两个主端子分别连接到电源电压VIN(VCC)和VBIAS输出端。电阻器R3连接到VIN与M10的控制端之间。
与图4和5中的M1的方式相同，图6和7中的M10和R3位于高侧阱中。输出电压VBIAS通过以下的公式(1)来确定VBIAS=R2R1+R2·VREF----(1)]]>图8示出了包括图4的推挽驱动器和图6的偏压电路的集成栅驱动器电路50。图中还示出了控制电路40，用于向输出电路20提供控制信号，这对于特定应用来说是需要的。如果M10、M1和R3图5中的高侧阱中、且VBIAS由R1和R2设定为VCC/2，则电压VOUT具有从0至VCC/2的电压范围，这样能够施加两倍于正常最大工作电压的电压VIN。由于M1的阈值电压与VCC相比较小，因此可忽略该电压。COUT可保持VBIAS电平，也可使得发生的高频瞬变接地。COUT可在IC的内部或外部实现。不论如何该电路在没有COUT时能够可靠工作，COUT的值可通过常规实验确定。
使用如上所述的电路拓扑结构的有益效果在于(1)因为诸如MOSFET的组件尺寸与其最大额定电压成比例，因此芯片尺寸减小；(2)由于较小的芯片尺寸，因此能够获得成本节约；(3)工作电压范围比传统电路的工作电压范围宽；以及(4)由于较小的组件尺寸以及所公开的其它特征，因而能容易地获得快速响应时间。
虽然在本发明中使用NMOS和CMOS组件作为示例，但如果适当修改电路还可使用PMOS组件。
虽然已经结合本发明的特定实施方案对本发明进行了描述，但是对于本领域技术人员来说，许多其它变化和修订以及其它使用将变得显而易见。因此，本发明不应受到本文特定公开的限制。
权利要求
1.一种用于驱动电路的输出级，包括第一和第二半导体器件，其每一个都具有各自的一对主端子，各个所述第一和第二半导体器件的一个主端子被串联以形成半桥，在所述主端子的连接点处提供有输出驱动信号，各个所述第一和第二半导体器件进一步分别具有被连接到一起以接收控制信号的控制端；第三半导体器件，具有接收电源电压的一个主端子、与所述第一半导体器件串联的另一个主端子、以及用于接收偏压的控制端，所述第三半导体器件能够由所述偏压控制，用于可变地降低所述电源电压，以避免所述电源电压完全施加至所述第一和第二半导体器件。
2.根据权利要求1所述的用于驱动电路的输出级，其中，所述第一、第二和第三半导体器件集成于半导体芯片中。
3.根据权利要求2所述的用于驱动电路的输出级，其中，所述第一和第二半导体器件形成在所述芯片的低侧阱中，所述第三半导体器件形成在所述芯片的高侧阱中。
4.根据权利要求2所述的用于驱动电路的输出级，其中，所述半导体器件形成在具有第一导电类型的外延层中，所述外延层形成在同样具有所述第一导电类型的衬底上。
5.根据权利要求2所述的用于驱动电路的输出级，其中，所述第一和第二半导体器件具有互补的导电类型。
6.根据权利要求2所述的用于驱动电路的输出级，其中，所述第一和第二半导体器件具有相同的导电类型。
7.根据权利要求6所述的用于驱动电路的输出级，其中，所述第三半导体器件也具有所述相同的导电类型。
8.根据权利要求2所述的用于驱动电路的输出级，进一步包括集成于所述半导体芯片中的偏压电路，所述偏压电路包括第四半导体器件，具有接收所述电源电压的第一主端子、以及向所述第三半导体器件的所述控制端提供所述偏压的第二主端子；分压器，其一端连接到所述第三半导体器件的控制端，另一端连接到公共点；误差放大器，具有接收所述分压器的输出的正输入端、以及接收参考所述公共点的基准电压的负输入端；所述误差放大器具有驱动第五半导体器件的控制端的输出，所述第五半导体器件的一个主端子连接到所述第四半导体器件的控制端，所述第五半导体器件的另一个主端子连接到所述公共点；以及电阻，连接于所述电源电压输入与所述第五半导体器件的控制端之间。
9.根据权利要求8所述的用于驱动电路的输出级，其中，所述偏压电路生成的偏压根据以下公式来确定VBIAS=R2R1+R2·VREF]]>其中，VREF是所述基准电压，R1和R2是所述分压器的两个电阻。
10.根据权利要求8所述的用于驱动电路的输出级，其中，所述第二半导体器件的所述另一个主端子连接到所述公共点。
11.一种集成于半导体芯片中的偏压电路，包括第一半导体器件，具有接收电源电压的第一主端子、以及提供偏压端的偏压的第二主端子；分压器，其一端连接到所述偏压端，另一端连接到公共点；误差放大器，具有接收所述分压器的输出的正输出端、以及接收参考所述公共点的基准电压的负输入端；所述误差放大器具有驱动第二半导体器件的控制端的输出，所述第二半导体器件的一个主端子连接到所述第一半导体器件的控制端，所述第二半导体器件的另一个主端子连接到所述公共点；以及电阻，连接于所述电源电压输入与所述第二器件的控制端之间。
12.根据权利要求11所述的偏压电路，其中，所述偏压电路生成的偏压根据以下公式来确定VBIAS=R2R1+R2·VREF]]>其中，VREF是所述基准电压，R1和R2是所述分压器的两个电阻。
13.根据权利要求11所述的偏压电路，其中，所述误差放大器包括运算放大器。
14.根据权利要求11所述的偏压电路，其中，所述误差放大器包括比较器。
15.一种用于增加驱动电路输出级的工作电压范围的方法，所述输出级包括第一和第二半导体器件，其每一个都具有各自的一对主端子，各个所述第一和第二半导体器件的一个主端子被串联以形成半桥，在所述主端子的连接点处提供有输出驱动信号，各个所述第一和第二半导体器件进一步分别具有被连接到一起以接收控制信号的控制端；所述方法包括以下步骤提供第三半导体器件，所述第三半导体器件具有接收用于所述输出级的电源电压的一个主端子、与所述第一半导体器件串联的另一个主端子、以及用于接收偏压的控制端；以及通过调节所述偏压控制所述第三半导体器件，用于可变地降低所述电源电压，以避免所述电源电压完全施加至所述第一和第二半导体器件。
16.根据权利要求15所述的方法，包括调节所述偏压以调节所述第三半导体器件上的电压降的步骤。
17.根据权利要求15所述的方法，包括调节所述偏压以调节所述输出驱动信号的电压的步骤。
全文摘要
一种简单、低成本的栅驱动器和偏压电路提供了高于诸如NMOS和PMOS晶体管的组件的正常组件击穿电压的较宽工作电压范围。一种将外延层作为体(bulk)和p型衬底的CMOS工艺被用来实现该实施例中的电路。
文档编号G05F3/02GK101080683SQ200580016128
公开日2007年11月28日 申请日期2005年5月18日 优先权日2004年5月19日
发明者郑荣德 申请人:国际整流器公司