专利名称：一种控制模块及方法、电力动态记录装置及其实现方法
技术领域：
本发明涉及一种芯片间的控制模块及方法，以及涉及应用于智能变电站的电力动态记录装置，以及相应的实现方法。
背景技术：
智能变电站是以变电站一、二次设备为数字化对象，通过对数字化信息标准化实现站内外信息共享和互操作，具有全站信息数字化的重要特征。随着处理的数据量和复杂程度，以及用户对数据的实时性的要求的不断提高，越来越多地采用分别具有控制功能和数据运算功能的不同处理器进行协同处理，以达到最佳的系统性能。现有技术中，在针对以上应用到两个或多个处理器进行数据处理和信息交互的系统设计上，通常采用共享存储器进行信息和数据的交互。CN101114272A的专利文献就公开了一种可实现芯片内的ARM核和DSP核间通信的芯片及通信方法，包含ARM核、DSP核及共享存储器，芯片内设置有共享存储器，提供数据收发缓存区域，特别是提供数据共享的通信，ARM核和DSP核通过向共享存储器中的由ARM核/DSP核预设的地址单元写入数据，并通知对方读取，从而在共享存储器中进行数据的收发和交互。此外，公开号为CN102378133A的专利文献也公开了一种采用双核来进行数据信息处理和交互的系统及方法，包括ARM微处理器与DSP处理器，其中，ARM微处理器主要用来执行控制，DSP处理器主要用来进行数据信息处理，ARM微处理器通过共享RAM与DSP处理器内部通信。并且还包括与ARM微处理器相连的中高速传输接口模块和串口模块。此类现有技术的显著缺点是由于采用共享存储器，需要设计专门的总线控制模块以实现两个处理器对共享存储器的分时访问，不仅增加了硬件的设计难度和成本，并且灵活性和可移植姓也较差。在变电站从传统变电站向智能变电站发展的过程中，其自动化程度的要求越来越高，主要特征是一次设备智能化，二次设备网络化，符合IEC61850标准。即智能变电站内信息数字化，信息传递网络化，通信模型标准化，使设备和功能共享统一的平台。智能变电站有大量的网络报文数据需要监视、分析、存储，网络报文记录与故障录波功能都在智能变电站中得到应用，当一个数字报文进来，需要同时实现网络报文和故障录波功能。目前，国内已经出现了几种智能变电站网络报文记录装置和录波装置，网络报文记录装置可实现原始报文记录，录波装置可实现暂态录波，但这两种装置需要分别组屏，各自实现各自的功能。报文记录装置主要实现对智能变电站中网络系统异常的数据记录和诊断，录波装置主要实现对一次系统异常的数据记录和诊断。由于现有技术基本上是采用两套独立装置或在一套装置内由两种独立的硬件来执行，因此，其显著的缺点包括第一，两种报文之间很难保证同步，难以实现同步保存及启动；第二，硬件模块设计复杂，增加了系统的不确定因素；第三，网络报文和故障录波结果的可靠性较差，以至于不能满足智能变电站通信模型标准化的要求。
发明内容
针对上述不足，本发明的目的之一在于提供一种控制模块及方法，其一方面能够实现处理器之间快速的通信响应，另一方面，能够降低硬件设计的难度和成本。本发明的另一目的在于提供一种应用于智能变电站的电力动态记录装置及其实现方法，其能够同步完成网络报文和故障录波，并且硬件结构简单，数据处理结果的可靠性得到显著提高。所述的电力动态记录装置及其实现方法基于本发明所提供的控制模块及方法来实现。本发明的技术思路是采用连根线即可实现对于芯片的中断控制，即一根用于发送中断信息，另一根检查其中断请求状态；采用3根线即可实现双向的中断控制。本发明采用的技术方案是一种控制模块，至少包括微处理器和DSP，其特征在于所述的微处理器具有第一 GPIO端口，其通过第一控制线连接至所述的DSP的第一 GPIO端口，用于触发DSP中断；所述的DSP具有第二 GPIO端口，其通过第二控制线连接至所述的微处理器的第二 GPIO端口，用于触发微处理器中断；以及所述的微处理器和DSP之间还连接有用于检测中断请求状态的第三控制线，所述的第三控制线是连接在微处理器与DSP的第三GPIO端口之间。进一步地，一种控制方法，至少在微处理器和DSP之间进行通信控制，其特征在于所述微处理器的第一 GPIO端口通过第一控制线连接所述的DSP的第一 GPIO端口 ；DSP的第二 GPIO端口通过第二控制线连接所述的微处理器的第二 GPIO端口 ；所述微处理器的第三GPIO端口通过第三控制线连接所述的DSP的第三GPIO端口 ；当微处理器需要触发DSP中断时，在第三控制线检测到中断请求状态，所述的第一 GPIO端口产生一变化的脉冲，进而触发DSP产生中断，进行响应；或当DSP需要触发微处理器中断时，在第三控制线检测到中断请求状态，所述的第二 GPIO端口产生一变化的脉冲，进而触发微处理器产生中断，进行响应。进一步地，一种电力动态记录装置，其特征在于，包括前端采集单元、微处理器和DSP,以及后台管理单元；所述的微处理器与前端采集单元，后台管理单元进行连接；所述的DSP与前端采集单元，后台管理单元进行连接；所述的微处理器具有第一 GPIO端口，其通过第一控制线连接至所述的DSP的第一 GPIO端口，用于触发DSP中断；所述的DSP具有第二 GPIO端口，其通过第二控制线连接至所述的微处理器的第二 GPIO端口，用于触发微处理器中断；以及所述的微处理器和DSP之间还连接有用于检测中断请求状态的第三控制线，所述的第三控制线是连接在微处理器与DSP的第三GPIO端口之间。进一步地，一种实现所述电力动态记录装置进行网络报文和故障录波的方法，其特征在于，包括如下步骤步骤一，前端采集单元采集报文数据，并将其传输至微处理器和DSP ;步骤二 ；所述的微处理器执行网络报文的数据处理，通过GPIO端口执行触发中断操作，所述的DSP执行故障录波的数据处理，通过GPIO端口执行触发中断操作，以实现网络报文和故障录波处理的同步；步骤三，网络报文和故障录波处理的数据结果传输至后台管理单元。通过上述技术方案可以看出，本发明的有益效果是
第一，控制模块直接利用了微处理器和DSP的GPIO端口实现通信控制，中断触发响应，无需任何外接器件，不但响应快速，硬件模块的结构简单，并且，设计成本和难度也得到了极大的降低，从而提高了工作性能的稳定可靠性。第二，应用于智能变电站的电力动态记录装置能够同步完成网络报文和故障录波，可监听、记录满足IEC61850标准的变电站内所有网络通信报文，并对记录的通信协议进行分析，以重现变电站自动化系统网络通信的全过程，进而准确定位和分析变电站自动化系统的故障原因，为运行维护人员迅速排查故障提供有效的手段。
为了更清楚地描述本发明所涉及的相关技术方案，下面将其涉及的附图予以简单说明，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。图1为本发明的控制模块第一实施例的结构原理示意 图2为本发明的控制模块第二实施例的结构原理示意 图3为图1所示控制模块相应的第一处理器(DSP)触发第二处理器(微处理器)的具体实现方式的控制方法流程示意 图4为图2所示控制模块相应的第二处理器(微处理器)触发第一处理器(DSP)的具体实现方式的的控制方法流程示意 图5为本发明的电力动态记录装置的第一实施例结构示意 图6为本发明的电力动态记录装置的第二实施例结构示意 图7为电力动态记录装置的前端采集单元的结构示意 图8为图5所装置的另一种实施例结构意 图9为本发明的电力动态记录装置的前端采集单元的第一报文输入电路的实施例的电路结构意 图10为本发明的电力动态记录装置的前端采集单元的第二报文输入电路的实施例的电路结构意 图11为本发明的电力动态记录装置的前端采集单元的同步时钟电路的实施例的电路结构示意 图12为本发明的图1所示实施例第一处理器(DSP)与第二处理器(微处理器)组成的控制模块的具体实现的电路结构示意图；该电路结构构成电力动态记录装置的数据处理单元;
图13为图12所示数据处理单元的数据存储模块的实施例的电路结构示意 图14为图12所示数据处理单元的接口电路结构的实施例示意 图15为本发明的电力动态记录装置在智能变电站的网络结构示意 图16为本发明的电力动态记录装置进行网络报文和故障录波的方法流程示意 图17为基于图1提供的实施例实现的图16所示方法的流程 图18为基于图2提供的实施例实现的图16所示方法的流程 图19为本发明的前端采集单元与第二处理器(微处理器)的连接接口部分的电路结构实施例示意 图20为本发明的前端采集单元与第一处理器(DSP)的连接接口部分的电路结构实施例示意 图21为本发明图2所示实施例的第一处理器(DSP)与第二处理器(微处理器)组成的控制模块的具体实现的电路结构示意图；该电路结构构成电力动态记录装置的数据处理单
J Li ο附图标记说明110第一处理器，220第二处理器，51第一控制线，71第二控制线，61第三控制线，81第五控制线，91第四控制线，111第一 GPIO端口，222第二 GPIO端口，333第三GPIO端口，444第四GPIO端口，555第五GPIO端口，300前端采集单元，500后端管理单元，310第一报文输入电路，320第二报文输入电路，330同步时钟电路。
具体实施例方式为了便于本领域的技术人员对本发明的进一步理解，清楚地认识(记载、说明)本发明的技术方案，完整、充分地公开本发明的相关技术内容，下面结合附图对本发明的具体实施方式
进行详细的描述，当然，所描述的具体实施方式
仅仅列举了本发明一部分实施例，而不是全部的实施例，用于帮助理解本发明及其核心思想。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，和/或在不背离本发明精神及其实质的情况下，即使对各个步骤的执行顺序进行了改变，以及根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明保护的范围。本发明具体实施方式
中涉及的相关术语定义/说明书如下
微处理器，用一片或少数几片大规模集成电路组成的中央处理器。这些电路执行控制部件和算术逻辑部件的功能。微处理器与传统的中央处理器相比，具有体积小、重量轻和容易模块化等优点。为了便于应用，其除了设置有多个专用接口，同时还设置有多个GPIO接口。在本申请中的第二处理器即是微处理器。DSP，数字信号处理器(Digital Signal Processor)的简称，是以数字信号来处理大量信息的器件。其工作原理是接收模拟信号，转换为O或I的数字信号。再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。为了便于应用，其除了设置有多个专用接口，同时还设置有多个GPIO接口。在本申请中的第一处理器即为DSP。智能变电站以高速网络通信平台为信息传输基础，自动完成信息采集、测量、控制、保护、计量和监测等基本功能，并可根据需要支持电网实时自动控制、智能调节、在线分析决策、协同互动等应用功能的变电站。GPIO JflGeneral Purpose Input/Output,通用可编程输入输出口，当微控制器或芯片组没有足够的专用I/O端口时，能够通过编程实现不同的通讯端口。IEC61850:基于通用网络通信平台的变电站自动化系统的通信标准，通过对设备的一系列规范化，使其形成一个规范的输出，实现系统的无缝连接。IEC61850-9-1 :用于点对点串行通信链路的采样值传输方式，与间隔层设备之间通过光纤一对一进行连接。IEC61850-9-2 :用于网络方式传输，直接接入过程层网络，通过网络获取采样值。IEC 60044-7/8 :互感器标准，一般用于互感器和采集器的数据接口标准。
IEEE 1588 :GPS/北斗系统发出的同步对时信息。GOOSEjPGeneric object oriented substation event,,通用面向对象的变电站事件，是IEC61850定义用于快速和可靠传送变电站自动化系统中实时性要求高的信息事件的通信模型。以下结合附图对本发明的具体实施方式
予以详细说明。如图1所示，该模块至少包括第一处理器110和第二处理器220，所述的第一处理器110具有第一 GPIO端口 111，其通过第一控制线51连接至所述的第二处理器220，用于触发第二处理器220中断。所述的第二处理器220具有第二 GPIO端口 222，其通过第二控制线71连接至所述的第一处理器110，用于触发第一处理器110中断；
所述的第一处理器Iio和第二处理器220之间还连接有用于检测第一处理器110的状态或者第二处理器220的状态的第三控制线61。进一步地，所述的第三控制线61是连接在第一处理器与第二处理器的第三GPIO端口 333之间。当第一处理器110和第二处理器220都处于正常工作状态时，即相互都没有需要触发对方时，第一处理器110的GPIO端口 333和第二处理器220的GPIO端口 333，都处于接收状态，即都是作为输入引脚。当第一处理器110需要触发第二处理器220中断时如果，第一处理器110在GPIO端口 333上的第三控制线61上未检测到高电平，则第一处理器110通过第一 GPIO端口 111在第一控制线51上发出中断信号给第二处理器220，要求所述第二处理器220中断当前任务；此时，第二处理器中断当前任务。之后，第二处理器220的GPIO端口 333进入发送状态，即切换为输出引脚，并通过第三控制线61发出高电平，告知第一处理器110，此时所述第二处理器220正在处理由第一处理器110要求的任务。如果，第一处理器110在GPIO端口 333上的第三控制线61上检测到高电平，则第一处理器110在第一控制线51上不发出中断信号给第二处理器220。当第二处理器220需要触发第一处理器110中断时如果，第二处理器220在GPIO端口 333上的第三控制线61上未检测到高电平，则第二处理器220通过第二 GPIO端口 222在第二控制线71上发出中断信号给第一处理器110，要求所述第一处理器110中断当前任务；此时，第一处理器110中断当前任务。之后，第一处理器110的GPIO端口 333进入发送状态，即切换为输出引脚，并通过第三控制线61发出高电平，告知第二处理器220，此时所述第一处理器110正在处理由第二处理器220要求的任务。如果，第二处理器220在GPIO端口 333上的第三控制线61上检测到高电平，则第二处理器220在第二控制线71上不发出中断信号给第一处理器110。在具体的实施例中，第二处理器220内部通常是有较好控制功能的微处理器核，如Advanced RISC Machines (简称ARM)或Power PC,负责整个系统的任务调度和管理,本实施例的第二处理器220采用MPC8308。第一处理器110通常是有较强运算功能的Digital Signal Processor核(简称DSP)，负责复杂的数据运算和处理，本实施例的第一处理器110采用TMSC6747。作为一种实施例，为方便描述，第一处理器110和第二处理器220在本实施例中工作的管脚的名字，分别名为IRQ_DSP、IRQ_ARM、Busy，其分别对应第二控制线71、第一控制线51、第三控制性61所连接的管脚(引脚)。实现手段之一为采用一根双向数据线作为作为第三控制线，即当微处理器需要触发DSP时，检查其Busy引脚，如果空闲，在产生一个从高到低的脉冲，使DSP产生中断；DSP中断响应，完成后，设置Busy为空闲(高电平)。当DSP需要触发微处理器时，检查其busy脚，如果空闲，在IRQ_ARM产生一个从高到低的脉冲，使微处理器产生中断；微处理器中断响应，完成后，设置busy为空闲(高电平)微处理器侧控制。在具体实施中，可以用一根双向数据线实现(如图1所示的实施例)第三控制线的功能，由于采用一根控制线来实现上述技术方案，对于硬件设计和软件实现相对较为复杂，但是其优点在于线路简单，对于管脚的占用少。但是，作为另一种实施例，采用两根单向数据线分别连接两个管脚，来实现第三控制线的功能(如图2所示的实施例)，由于采用两根单向数据线，其优点在于其每根线连接的管脚是固定的输出或输入管脚，便于硬件设计和软件的控制，但是其需要分别在每个芯片上占用2个管脚在作为第三控制线。在本申请的后续实施例中，分别给出了不同实现方式的实施例。如图2所示，该模块至少包括第一处理器110和第二处理器220，所述的第一处理器110具有第一 GPIO端口 111，其通过第一控制线51连接至所述的第二处理器220，用于触发第二处理器220中断。所述的第二处理器220具有第二 GPIO端口 222，其通过第二控制线71连接至所述的第一处理器110，用于触发第一处理器110中断；
所述的第一处理器110的第四GPIO端口 444通过第四控制线91连接第二处理器220，第一处理器110的工作状态通过第四控制线91告知第二处理器220 ；
当第二处理器220的GPIO端口 222未通过第二控制线71触发第一处理器110的中断时，第一处理器110通过第四控制线91发出低电平，告知第二处理器220，所述第一处理器110处于正常工作状态，可以接受来自第二处理器220的任务。当第二处理器220的GPIO端口 222通过第二控制线71触发第一处理器110中断后，第一处理器110通过第四控制线91发出高电平，告知第二处理器220，第一处理器110已经被中断，不能接受来自第二处理器220的新的任务。所述的第二处理器220的第五GPIO端口 555通过第五控制线81连接第一处理器110，第二处理器220的工作状态通过第五控制线81告知第一处理器110 ;当第一处理器110的GPIO端口 111未通过第一控制线51触发第二处理器220的中断时，第二处理器220通过第五控制线81发出低电平，告知第一处理器110，所述第二处理器220处于正常工作状态，可以接受来自第一处理器110的任务。当第一处理器110的GPIO端口 111通过第一控制线51触发第二处理器220中断后，第二处理器220通过第五控制线81发出高电平，告知第一处理器110，所述第二处理器220已经被中断，不能接受来自第一处理器110的新的任务。进一步地，所述的第四控制线91是连接在第一处理器110与第二处理器220的第四GPIO端口 444之间；所述第五控制线81连接在第一处理器110与第二处理器220的第五GPIO端口 555之间
在具体的实施例中，第一处理器110内部通常是有较好控制功能的微处理器核，如Advanced RISC Machines (简称ARM)或Power PC，负责整个系统的任务调度和管理，本实施例的第一处理器110采用MPC8308。第二处理器220通常是有较强运算功能的Digital Signal Processor核(简称DSP)，负责复杂的数据运算和处理，本实施例的第二处理器220采用TMSC6747。为方便描述，第一控制线51设为IRQ_DSP，第二控制线71设为IRQ_ARM，第四控制线91设为ARM_Busy,第五控制线81设为DSP_Busy。在图3提供的实施例中，第一处理器110是DSP，第二处理器220是微处理器，如图3所示，该方法包括以下步骤
第一处理器110和第二处理器220各自工作；第二处理器220在第一控制线51收到第一处理器110发出的中断信号；第二处理器220中断当前任务，进行响应；第二处理器220上的GPIO端口 333在第三控制线61上发出高电平，第一处理器110上的GPIO端口 333收到高电平，知道第二处理器正在处理中断任务；第二处理器220结束处理中断任务，第二处理器220上的GPIO端口 333取消发送高电平。在本实施例中，当DSP需要触发微处理器中断时，检查所述61线上的Busy脚，如果空闲(低电平)，则DSP在所述51线上的IRQ_ARM脚产生一个从高到低的电脉冲，使微处理器产生中断；微处理器中断响应，并且在所述61线上的Busy脚上产生一个高电平，完成中断任务后，设置所述61线上的Busy脚为空闲(低电平)。 在图4提供的实施例中，第一处理器110是DSP，第二处理器220是微处理器，如图4所示，该方法包括以下步骤第一处理器110和第二处理器220各自工作；第一处理器110在第一控制线51收到第二处理器220发出的中断信号；第一处理器110中断当前任务，进行响应；第一处理器110在第五控制线81上发出高电平，第二处理器220收到高电平，知道第一处理器110正在处理中断任务；第一处理器110结束处理中断任务，第一处理器110在第五控制线81上取消发送高电平。在本实施例中，当微处理器需要触发DSP时，检查所述81线上的Busy脚，如果空闲(低电平)，则微处理器在所述第一控制线51上的IRQ_DSP脚产生一个从高到低的电脉冲，使DSP产生中断；DSP中断响应，并且在所述81线上的Busy脚产生一个高电平，完成中断任务后，设置所述81线上的Busy脚为空闲(低电平)。图3所示方法、图4所示方法是基于不同的控制模块实施例的中断触发流程。如图5所示，所述的电力动态记录装置包括前端采集单元300、第一处理器110和第二处理器220，以及后台管理单元500。其中，所述的第一处理器110和第二处理器220也就构成数据处理单元。所述的第一处理器110与前端采集单元300，后台管理单元500进行连接；所述的第二处理器220与前端采集单元300，后台管理单元500进行连接。所述的第一处理器110具有第一 GPIO端口 111，其通过第一控制线51连接至所述的第二处理器220，用于触发第二处理器220中断；所述的第二处理器220具有第二 GPIO端口 222，其通过第二控制线71连接至所述的第一处理器110，用于触发第一处理器110中断；所述的第一处理器110和第二处理器220之间还连接有用于检测状态信号的第三控制线61。前端采集单元300实现对过程层或站控层网络报文的原始采集，同时对报文实时分析，对每个报文信号数据均作时间标记，标记内容包括精确到微秒的接收时间和实时检查出的报文异常。如图6所示，所述的电力动态记录装置包括前端采集单元300、第一处理器110和第二处理器220，以及后台管理单元500。其中，所述的第一处理器110和第二处理器220也就构成数据处理单元。所述的第一处理器110与前端采集单元300，后台管理单元500进行连接；所述的第二处理器220与前端采集单元300，后台管理单元500进行连接。所述的第一处理器110具有第一 GPIO端口 111，其通过第一控制线51连接至所述的第二处理器220，用于触发第二处理器220中断；所述的第二处理器220具有第二 GPIO端口 222，其通过第二控制线71连接至所述的第一处理器110，用于触发第一处理器110中断；所述的第一处理器110和第二处理器220之间还连接有用于检测状态信号的第四控制线91和第五控制线81。前端采集单元300实现对过程层或站控层网络报文的原始采集，同时对报文实时分析，对每个报文信号数据均作时间标记，标记内容包括精确到微秒的接收时间和实时检查出的报文异常。如图7所示，所述的前端采集单元300包括第一报文输入电路310，第二报文输入电路320，同步时钟电路330，以及FPGA ;所述的第一报文输入电路310连接至所述的FPGA ;所述的第二报文输入电路320连接至所述的FPGA ;所述的同步时钟电路330连接至所述的FPGA。在具体实施例中，第一报文输入电路310为IEC61850报文输入电路，第二报文输入电路320为IEC60044-7/8输入电路，FPGA芯片具有速度快，实时性高，并行处理能力强等特点，FPGA的输入接口包括IEC61850-9-2报文数据接口，GOOSE报文数据接口，IEC6185060044-7/8数据接口。其中，IEC61850-9-2和GOOSE接口为标准100M以太网光接口，IEC60044-7/8接口为串行光口。如图8所示，所述的第一处理器110、第二处理器220连接有数据存储模块。所述的数据存储模块包括=DDR存储器，FLASH存储器，SD卡或SATA存储器。所述的第一处理器110还连接有IXD显示器、键盘。后台管理单元500实现系统的人机接口，具有数据提取、原始报文分析、暂态波形分析、分析报表打印、运行参数设置、运行状态监视等。如图9所不,在具体的实施例中，第一报文输入电路310为IEC61850报文输入电路，采用带宽100Mb，波长1310 nm的光纤收发模块，将接收到的IEC61850-9-2规约采样报文，GOOSE开关量报文或IEEE 1588高精度时钟报文通过多模光纤送到光纤收发模块，光纤收发模块将100Mb，波长1310 nm的光信号转换成100M的差分电信号送给物理层芯片，物理层芯片将收到的差分信号通过内部的电路分析，解析出有效的数据信号，转换成4位的25M的串行总线信号送给FPGA。如图10提供的具体的实施例中，第二报文输入电路320为IEC60044-7/8输入电路，采用波长820 nm的光纤收模块，将接收IEC60044-7-8的串行报文送给FPGA。如图11所示的具体实施例中，采用波长820 nm的光纤收模块和光耦隔离电路接收GPS发出的IRIG-B码对时的电信号或光信号。参照图7至图9，第一报文输入电路310，第二报文输入电路320，以及同步时钟电路330的输入信号通过电平转换送到FPGA芯片的对应输入端口，FPGA将输入的报文打上时标。如图12所示，数据处理单元包含第一处理器，第二处理器，以及相应的外围电路。第一处理器和第二处理器之间用三根线连接，用于控制中断用。第二处理器220采用MPC8308，该芯片以G2_LE为核心，支持频率为266_400MHz，PowerPC架构兼容的内存管理，支持高速缓存一致性的总线倾听以及高速缓存锁定。并且具有64位数据和32位地址总线，采用DMA内存块传输，其接口部分具有时钟合成器、复位控制器、实时时钟(RTC)寄存器。该芯片负责通讯报文的处理接受数据，判断通信是否正常，出错，保存通信报文数据，触发DSP。第一处理器110采用TMSC6747，片内具有快速RAM，可通过独立的数据总线进行访问，同时快速的中断处理和硬件I/o支持，具有在单周期内操作的多个硬件地址产生器，可以并行执行多个操作。该芯片负责录波数据的处理。接受数据，判断是否故障，出错，保存录波报文数据，触发微处理器。两个芯片有自己独立的数据处理和存新系统，能同步实现数据处理和保存。如图13所示，所述的数据存储模块包括DDR存储器电路，FLASH存储器电路，SD卡或SATA存储器，实现数据的独立存储。DDR存储器电路采用在时钟的上升/下降沿同时进行数据传输，每个时钟能够以4倍外部总线的速度读、写数据，并且能够以内部控制总线4倍的速度运行。如图14所示，具有网口，串口，IXD显示电路，实现通讯和显示。人机接口，具有数据提取，原始报文分析、暂态波形分析、分析报表打印、运行参数设置、运行状态监视等功倉泛。如图15所示，在智能变电站的设计中，需根据变电站规模配置合理数量的电力动态记录装置，站控层网络的实时性要求远低于过程层网络，网络报文流量也远低于以采样值报文为主的过程层网络，因此，站控层网络的报文记录装置仅仅需要考虑电力动态记录装置不跨网即可。站控层网络连接间隔层智能设备以及站控层设备，实现对智能变电站设备的管理以及与主站间的通信。过程层网络的主要报文是SV采样值报文，该报文的特点是突发性和稳定流量，突发性是指每个采样瞬间多个MU的报文突发性产生和发出；稳定流量是指系统正常运行时流量是恒定的(采样率和MU数目固定)。那么过程层报文记录能力计算和变电站配置时，主要考虑SV报文的负载情况和报文记录装置的处理能力。过程层网络连接电子式互感器合并单元、智能终端、IEEE 1588主钟以及二次智能设备，实现采样值报文以及GOOSE报文的交换。电力动态记录装置是间隔层设备，可实现过程层网络的IEC61850-9-2、G00SE、IEEE 1588对时报文的原始报文格式实时记录，实时预警和在线或离线分析，也可实现对站控层网络的原始报文进行记录和分析。以太网监听记录端口数8个；单端口工作时的报文处理能力100Mbps，可接入6组SMV报文或20组GOOSE报文，满负荷工作时总的报文处理能力400Mbps，后台通讯端口 2 个。电力动态记录装置的故障录波功能满足DL/T 553— 94，DL/T 663—1999的要求；网络报文记录功能自动保存设定端口或指定地址或ID的报文；对报文实时监视链路状态、流量；SV节点当前的活动状态、流量、同步状态、连续性、离散度；GOOSE节点当前的活动状态、流量、连续性；对报文实时分析SV和GOOSE格式合法性，PTP时钟。如图16所示，该方法包括S511，前端采集单元采集报文数据，并将其传输至第一处理器与第二处理器；S512 ;第二处理器执行网络报文的数据处理，第一处理器执行故障录波的数据处理，所述的第二处理器与第一处理器通过其具有的GPIO端口执行触发中断操作，以实现网络报文和故障录波处理的同步；S513，网络报文和故障录波处理的数据结果传输至后台管理单元。其中，S511具体包括由第一报文输入电路接收IEC61850-9-2规约采样报文、GOOSE开关量报文或IEEE1588高精度时钟报文，并将报文数据传输至FPGA ；由第二报文输入电路接收IEC60044-7-8串行报文，并将报文数据传输至FPGA ；由同步时钟电路接收GPS发出的IRIG-B码对时电信号或光信号，并将信号数据传输至FPGA。还包括FPGA对所接收的报文信号数据进行时间标记。S512的第一处理器与第二处理器通过其具有的GPIO端口执行触发中断操作具体包括当第二处理器判断出网络报文数据出错时，并在第三控制线未检测到第一处理器发出的不能中断的状态信号，所述的第一 GPIO端口产生一中断信号，进而触发第一处理器产生中断，进行响应；当第一处理器判断出录波数据指代故障时，并在第三控制线未检测到第一处理器发出的不能中断的状态信号，所述的第二 GPIO端口产生一中断信号，进而触发第二处理器产生中断，进行响应。如图17所示，第二处理器MPC8308，从PCIE接口读入前端采集单元的FPGA传输的数据，将其保存为Pcap格式，并保存到数据存储模块DDR，然后，第二处理器MPC8308解析每一帧报文，并判断网络报文数据是否出错，即是否满足告警条件。如果满足告警条件，即第二处理器MPC8308需要触发第一处理器TMSC6747中断时，在第三控制线61未检测到第一处理器TMSC6747不能中断的状态信号，所述的第一 GPIO端口产生一从高到低的脉冲或从低到高的脉冲，进而触发第一处理器TMSC6747产生中断，进行响应。在第一处理器TMSC6747中断响应之后，进行清中断。然后，向后台管理单元发送告警信息，产生一个故障报告，并向外主动发送。变电站网络主要分为三类报文采样值报文、GOOSE报文、丽S报文。在具体的实施例中，当诊断到网络上的异常时，会立即给出事件告警故障报告，内容包括通信端口、产生异常事件的对象、异常事件描述、异常事件发生时间等。实时告警的内容包括流量突变、通信中断、通信超时、报文编码错误、丢包、错序、重复，MU丢失同步信号、GOOSE状态改变、报文与配置不一致等。如图18所示，第一处理器TMSC6747从EMIFA接口读入前端采集单元的FPGA传输的数据，并保存到数据处理模块DDR，然后启动判决器，做判据处理，并判断是否满足故障启动条件。常规录波器的暂态判据启动，包括突变、相越限、序量越限、频率越限、开关量等。如果不满足故障启动条件，则保存稳态数据，并重新从EMIFA接口读入前端采集单元的FPGA传输的数据；如果满足故障启动条件，即，当第一处理器TMSC6747需要触发第二处理器MPC8308中断时，在第三控制线61未检测到第二处理器MPC8308发出的不能中断的状态信号，所述的第二 GPIO端口产生一中断信号，进而触发第二处理器MPC8308产生中断，进行响应。在第二处理器MPC8308中断响应之后，进行清中断。然后，向后台管理单元发送启动录波信息，保存暂态数据或稳态数据。在具体的实施例中，对过程层网络的采样值报文进行解析，提取瞬时采样点的值，进行傅氏计算以及判启动计算。当电力系统发生故障时，达到故障启动条件，则对故障发生时的采样值和开关量进行存储记录。如图19所示，前端采集单元FPGA将采集到的网络报文通过IO 口发送给第一处理器的PCIE 口 ；在本实施例中FPGA芯片为EP4CGX150，第一处理器为MPC8308。如图20所示，前端采集单元FPGA将采集到的录波数据通过IO 口发送给第二处理器的EMIFA 口。在本实施例中FPGA芯片为EP4CGX150，第二处理器为MPC8308。参考图19和图20，FPGA同时将数据写入MPC8308的PCIE接口和TMSC6747的EMIFA接口，PCIE接口的速度2. 5G bps, EMIFA接口是并行口，速度100M bps，总处理能力大于400Mbps，传输至微处理器和DSP ；FPGA的硬件特性，保证了数据处理的实时性和同步性，并能很方便的实现各种接口。如图21所示，数据处理单元包含第一处理器，第二处理器，以及相应的外围电路。第一处理器和第二处理器之间用四根线连接，用于控制中断用。第一处理器110采用MPC8308，该芯片以G2_LE为核心，支持频率为266_400MHz，PowerPC架构兼容的内存管理，支持高速缓存一致性的总线倾听以及高速缓存锁定。并且具有64位数据和32位地址总线，采用DMA内存块传输，其接口部分具有时钟合成器、复位控制器、实时时钟(RTC)寄存器。该芯片负责通讯报文的处理接受数据，判断通信是否正常，出错，保存通信报文数据，触发DSP。第二处理器采用TMSC6747，片内具有快速RAM，可通过独立的数据总线进行访问，同时快速的中断处理和硬件I/o支持，具有在单周期内操作的多个硬件地址产生器，可以并行执行多个操作。该芯片负责录波数据的处理。接受数据，判断是否故障，出错，保存录波报文数据，触发微处理器。两个芯片有自己独立的数据处理和存新系统，能同步实现数据处理和保存。需要说明的是，上述装置和系统内的各单元之间的信息交互、执行过程等内容，由于与本发明方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成模块，或者将它们中的多个模块或步骤制作成单个集成模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
权利要求
1.一种控制模块，至少包括微处理器和DSP，其特征在于 所述的微处理器具有第一 GPIO端口，其通过第一控制线连接至所述的DSP的第一 GPIO端口，用于触发DSP中断； 所述的DSP具有第二 GPIO端口，其通过第二控制线连接至所述的微处理器的第二 GPIO端口，用于触发微处理器中断；以及 所述的微处理器和DSP之间还连接有用于检测中断请求状态的第三控制线，所述的第三控制线是连接在微处理器与DSP的第三GPIO端口之间。
2.如权利要求1所述的控制模块，其特征在于所述的微处理器为ARM或PowerPC。
3.—种控制方法，至少在微处理器和DSP之间进行通信控制，其特征在于 所述微处理器的第一 GPIO端口通过第一控制线连接所述的DSP的第一 GPIO端口 ；DSP的第二 GPIO端口通过第二控制线连接所述的微处理器的第二 GPIO端口 ；所述微处理器的第三GPIO端口通过第三控制线连接所述的DSP的第三GPIO端口 ； 当微处理器需要触发DSP中断时，在第三控制线检测到中断请求状态，所述的第一GPIO端口产生一变化的脉冲，进而触发DSP产生中断，进行响应；或 当DSP需要触发微处理器中断时，在第三控制线检测到中断请求状态，所述的第二GPIO端口产生一变化的脉冲，进而触发微处理器产生中断，进行响应。
4.如权利要求3所述的方法，其特征在于，还包括在DSP中断响应之后，进行清中断；或 在微处理器中断响应之后，进行清中断。
5.如权利要求4所述的方法，其特征在于所述的变化的脉冲为从高到低的脉冲或从低到高的脉冲。
6.一种电力动态记录装置，其特征在于，包括前端采集单元、微处理器和DSP，以及后台管理单元； 所述的微处理器与前端采集单元，后台管理单元进行连接； 所述的DSP与前端采集单元，后台管理单元进行连接； 所述的微处理器具有第一 GPIO端口，其通过第一控制线连接至所述的DSP的第一 GPIO端口，用于触发DSP中断； 所述的DSP具有第二GPIO端口，其通过第二控制线连接至所述的微处理器的第二GPIO端口，用于触发微处理器中断；以及 所述的微处理器和DSP之间还连接有用于检测中断请求状态的第三控制线，所述的第三控制线是连接在微处理器与DSP的第三GPIO端口之间。
7.如权利要求6所述的电力动态记录装置，其特征在于，所述的前端采集单元包括第一报文输入电路，第二报文输入电路，同步时钟电路，以及FPGA ； 所述的第一报文输入电路连接至所述的FPGA ； 所述的第二报文输入电路连接至所述的FPGA ； 所述的同步时钟电路连接至所述的FPGA。
8.如权利要求7所述的电力动态记录装置，其特征在于所述的微处理器、DSP连接有数据存储模块。
9.一种实现如权利要求6所述装置进行网络报文和故障录波的方法，其特征在于，包括如下步骤步骤一，前端采集单元采集报文数据，并将其传输至微处理器和DSP ；步骤二；所述的微处理器执行网络报文的数据处理，通过GPIO端口执行触发中断操作，所述的DSP执行故障录波的数据处理，通过GPIO端口执行触发中断操作，以实现网络报文和故障录波处理的同步；步骤三，网络报文和故障录波处理的数据结果传输至后台管理单元。
10.如权利要求9所述的方法，其特征在于，所述的步骤一包括由第一报文输入电路接收IEC61850-9-2规约采样报文、GOOSE开关量报文或IEEE1588 高精度时钟报文，并将报文数据传输至FPGA ；由第二报文输入电路接收IEC60044-7-8串行报文，并将报文数据传输至FPGA ；由同步时钟电路接收GPS发出的IRIG-B码对时电信号或光信号，并将信号数据传输至 FPGA。
11.如权利要求10所述的方法，其特征在于，所述的步骤一还包括FPGA对所接收的报文信号数据进行时间标记。
12.如权利要求11所述的方法，其特征在于，在所述的步骤二中，所述的微处理器执行网络报文的数据处理具体包括微处理器读入FPGA传输的数据，并保存到数据处理模块，然后，第一处理器解析每一帧报文，并判断网络报文数据是否出错；所述的微处理器通过GPIO端口执行触发中断操作具体包括当判断出网络报文数据出错时，在第三控制线检测到中断请求状态，所述的第一 GPIO 端口产生一变化的脉冲，进而触发DSP产生中断，进行响应；否则，直接保存；所述的DSP执行故障录波的数据处理具体包括DSP读入FPGA传输的数据，并保存到数据处理模块，然后做判据处理，并判断是否满足故障启动条件；所述的DSP通过GPIO端口执行触发中断操作具体包括当满足故障启动条件时，在第三控制线检测到中断请求状态，所述的第二 GPIO端口产生一变化的脉冲，进而触发微处理器产生中断，进行响应，否则，直接保存。
全文摘要
本发明公开了一种控制模块及方法、电力动态记录装置及其实现方法。控制模块至少包括第一处理器和第二处理器，所述的第一处理器具有第一GPIO端口，其通过第一控制线连接至所述的第二处理器，用于触发第二处理器中断；所述的第二处理器具有第二GPIO端口，其通过第二控制线连接至所述的第一处理器，用于触发第一处理器中断；以及所述的第一处理器和第二处理器之间还连接有用于检测中断请求状态的第三控制线。电力动态记录装置包括前端采集单元、第一处理器和第二处理器，以及后台管理单元；所述的第一处理器、第二处理器与前端采集单元，后台管理单元进行连接。优点是通信响应快速；硬件设计简单。
文档编号G05B19/042GK103019141SQ20121058132
公开日2013年4月3日 申请日期2012年12月28日 优先权日2012年12月28日
发明者符光辉, 凌勇, 林江 申请人:成都天进科技有限公司