专利名称：一种基于fpga的脉冲滑变信号产生电路的制作方法
技术领域：
本发明涉及信号发生技术领域，特别涉及一种基于FPGA的脉冲滑变信号产生电路。
背景技术：
脉冲滑变信号在雷达测试技术领域被广泛的应用，相比于传统的简单脉冲信号，脉冲滑变信号的特点是信号的脉冲重复周期以一定的周期缓慢地重复变化，且这种变化可以是单调递增或者单调递减的。对脉冲重复周期递增的信号，当重复周期变化达到最大值即突跳到最小值；而脉冲重复周期递减的信号，当重复周期变化达到最小值即突跳到最大值，之后重新开始一个新的变化周期，此过程以固定的周期不断地重复进行。根据不同型号的雷达测试应用的需求，脉冲滑变信号的脉冲宽度和周期以及滑变模式是灵活可变的。传统的脉冲电路主要是由晶体管和电阻电容组成的，它的特点是:脉冲电路中的晶体管是工作在开关状态的。脉冲电路的另一个特点是一定有电容器作关键元件，脉冲的产生、波形的变换都离不开电容器的充放电。大多数情况下，晶体管是工作在特性曲线的饱和区或截止区的，为了使晶体管开关速度更快，在基极上还加有加速电容，在脉冲前沿产生正向尖脉冲可使晶体管快速进入导通并饱和；在脉冲后沿产生负向尖脉冲使晶体管快速进入截止状态。因此，传统的脉冲电路也叫自激多谐振荡器或简称多谐振荡器，但是这样的电路形式较为简单，生成的脉冲信号不够灵活；受模拟电路元器件的限制，也无法输出高精度、高频率的脉冲信号，很明显无法满足脉冲滑变信号的要求。
发明内容
本发明提出一种基于FPGA的脉冲滑变信号产生电路，解决了现有的脉冲电路受模拟电路元器件的限制，无法输出高精度、高频率的脉冲信号的问题。本发明的技术方案是这样实现的:—种基于FPGA的脉冲滑变信号产生电路,包括:对参数进行设定的脉冲序列表RAM,由QUARTUS II 7.2的MegaWizrd管理器定制生成；脉冲周期计数器，其输入端加载所述脉冲序列表RAM输出的周期数据，计满溢出后产生一个低脉冲的溢出信号，并将该溢出信号反向后作为其脉冲个数计数器的参考时钟；脉冲宽度计数器，其输入端加载所述脉冲序列表RAM输出的脉宽数据，其数据清零端由系统的RESET信号控制，由所述脉冲周期计数器输出的溢出信号反向后的高脉冲控制重新装入并开始进行一次新的计数过程；脉冲序列发生器，其参考时钟为所述脉冲周期计数器的溢出信号反向后产生的高脉冲，其清零端由系统的RESET信号和内部设置一个译码地址共同控制，其输出10位数据作为所述脉冲序列表RAM寻址的地址；外部参考时钟，输出参考时钟到所述脉冲周期计数器、脉冲宽度计数器和脉冲序列表RAM的时钟端。可选地，所述脉冲序列表RAM为只读存储器ROM。可选地，所述脉冲周期计数器是32位计数器，包括触发器74273、运算器74181和超前进位产生器74182。可选地，所述脉冲宽度计数器是32位减法计数器，包括触发器74273和计数器74169。可选地，脉冲序列发生器是采用VHDL语言设计的模10以内任意值计数器。可选地，所述外部参考时钟为IOOMHz参考时钟。本发明的有益效果是:(I)信号的各种参数可以灵活设置，例如信号的脉冲宽度、重复周期等都可以在其各自的范围内任意设置；(2) FPGA内部电路尺寸很小,互连线短,分布电容小,驱动电路所需的功耗就大大降低，而且FPGA芯片内部受外界的干扰很小，可以采用较小的工作电压以降低功耗；(3)核心电路部分都集成在FPGA内部，将大大提高产品的保密程度；(4)缩短研制周期，降低设计成本，用FPGA来设计和改造电子产品可以大幅度地减少印制板的面积和接插件，降低装配和调试费用；(5)使用FPGA提高了设计灵活性和可靠性，避免了因为大量分立式元器件在向印制板上装配时发生由于虚焊或接触不良造成的故障。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本发明一种基于FPGA的脉冲滑变信号产生电路的控制框图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。传统的基于晶体管和电阻电容组成的脉冲电路，其核心原理是利用电容器的充放电和晶体管的导通截止特性，该电路的主要缺点是使用大量模拟器件，电路形式复杂，成本高，功耗高，且信号精度低、指标差。FPGA (现场可编程门阵列)是由掩膜可编程门阵列和PLD (可编程逻辑器件)演变而来的，并将二者的特性结合在一起，使FPGA既有掩膜可编程门阵列的高逻辑密度和通用性，又有PLD的可编程特性。FPAG技术的发展使得单个芯片上集成的逻辑门数越来越多，能实现的功能越来越复杂。可以通过硬件编程的方法设计和开发ASIC (专用集成电路)芯片，极大地提高芯片的研制效率、降低开发费用。本发明公开了一种基于FPGA的脉冲滑变信号产生电路，如图1所示，包括:脉冲序列发生器10、脉冲序列表RAM20、脉冲周期计数器30和脉冲宽度计数器40。脉冲序列表RAM20是由QUARTUS II 7.2的MegaWizrd管理器定制生成，在生成脉冲序列表RAM20时可以进行参数设定，包括宽度、深度、同/异步、使能端，输入/输出锁存等，脉冲序列表RAM20支持赋初值，初始化文件为.Mif文件，这样就可以把脉冲序列表RAM20做成一个只读存储器ROM，方便随时更改里面的数据。脉冲序列表RAM20是32bit X 1024的带时钟输入端、带读写信号端、带输入输出锁存的同步RAM。脉冲序列表RAM20的加载数据是由软件设计的脉冲样本生成器生成的，它决定着不同类型的模拟雷达脉冲信号的输出。脉冲周期计数器30是32位计数器，包括触发器74273、运算器74181和超前进位产生器74182。从外部输入的100M参考时钟50，经过控制选择后输入到脉冲周期计数器30和脉冲宽度计数器40的时钟端CLK作为参考时钟。脉冲序列表RAM20中的32位周期数据80加载到脉冲周期计数器30的触发器74273的输入端锁存。在下一个时钟信号作用下，脉冲周期计数器30开始计数，计满溢出后产生一个低脉冲的溢出信号，这个低脉冲输出到脉冲宽度计数器40，作为脉冲宽度计数器40的装载使能信号LD。当装载使能信号LD为低时，脉冲宽度计数器40开始装载计数。将低脉冲的溢出信号反向后产生的高脉冲作为脉冲周期计数器30中的脉冲个数计数器(图1中未示出)的参考时钟CLR，每溢出一次，脉冲个数计数器计数值累加一次。脉冲宽度计数器40是32位减法计数器，包括触发器74273和计数器74169。FPGA内部设置一个译码地址作为数据输入锁存信号，选通此地址则数据输入锁存，将脉冲序列表RAM20中的32位脉宽数据70加载到脉冲宽度计数器40的触发器74273的输入端锁存。脉冲宽度计数器40的数据清零端由系统的RESET信号控制。每当脉冲周期计数器30完成一个计数周期，产生的溢出信号为低，此溢出信号控制脉冲宽度计数器40完成数据的装载，此时脉冲宽度计数器40重新装入并开始进行一次新的计数过程。脉冲序列发生器10是采用VHDL语言设计的模10以内任意值计数器，相比于图形设计方式，这样设计的计数器在调试和编译上更加灵活方便，该计数器的输入数据即为计数器的计数值，参考时钟CLK为脉冲周期计数器30的溢出信号反向后产生的高脉冲，清零端由RESET信号和内部设置一个译码地址共同控制。脉冲周期计数器30每计满溢出一次，产生的溢出信号反向后作为参考时钟CLK控制脉冲序列发生器10完成一次计数累加的过程，脉冲序列发生器10输出的10位数据做为脉冲序列表RAM寻址的地址60，从而实现周期、脉冲个数可控的脉冲输出。根据脉冲序列的要求，在脉冲序列表RAM20中预先存入由脉冲滑变的算法得出的每个序列的频率字(即脉冲周期)、脉冲宽度，在模拟脉冲时FPGA自动从脉冲序列表RAM20中调用数据至脉冲周期计数器30和脉冲宽度计数器40，脉冲周期计数器30溢出一次为一个周期，产生的溢出信号分别控制脉冲宽度计数器40进行计数，并控制脉冲序列发生器10的输出值进行累加，使脉冲序列表RAM20寻址的地址加1，从而读取下一个脉冲的周期、脉宽参数值，来实现可编程控制的滑变脉冲信号输出。本发明的脉冲滑变信号产生电路产生的脉宽范围为20ns-42s，步进10ns，脉冲周期范围为100ns_2s+10ns，步进10ns。由于外部参考时钟50选用IOOMHz参考时钟，输出参考时钟信号到脉冲周期计数器30、脉冲宽度计数器40和脉冲序列表RAM20的时钟端CLK，输出的脉冲信号精度可以达到10ns。本发明的基于FPGA的脉冲滑变信号产生电路，信号的各种参数可以灵活设置，例如信号的脉冲宽度、重复周期等都可以在其各自的范围内任意设置；FPGA内部电路尺寸很小，互连线短，分布电容小，驱动电路所需的功耗就大大降低；FPGA芯片内部受外界的干扰很小，可以采用较小的工作电压以降低功耗；核心电路部分都集成在FPGA内部，将大大提高产品的保密程度；缩短研制周期；降低设计成本，用FPGA来设计和改造电子产品可以大幅度地减少印制板的面积和接插件，降低装配和调试费用；使用FPGA提高了设计灵活性和可靠性，避免了大量分立式元器件在向印制板上装配时发生由于虚焊或接触不良造成的故障。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种基于FPGA的脉冲滑变信号产生电路，其特征在于，包括: 对参数进行设定的脉冲序列表RAM，由QUARTUS II 7.2的MegaWizrd管理器定制生成； 脉冲周期计数器，其输入端加载所述脉冲序列表RAM输出的周期数据，计满溢出后产生一个低脉冲的溢出信号，并将该溢出信号反向后作为其脉冲个数计数器的参考时钟； 脉冲宽度计数器，其输入端加载所述脉冲序列表RAM输出的脉宽数据，其数据清零端由系统的RESET信号控制，由所述脉冲周期计数器输出的溢出信号反向后的高脉冲控制重新装入并开始进行一次新的计数过程； 脉冲序列发生器，其参考时钟为所述脉冲周期计数器的溢出信号反向后产生的高脉冲，其清零端由系统的RESET信号和内部设置一个译码地址共同控制，其输出10位数据作为所述脉冲序列表RAM寻址的地址； 外部参考时钟，输出参考时钟到所述脉冲周期计数器、脉冲宽度计数器和脉冲序列表RAM的时钟端。
2.按权利要求1所述的基于FPGA的脉冲滑变信号产生电路，其特征在于，所述脉冲序列表RAM为只读存储器ROM。
3.按权利要求1所述的基于FPGA的脉冲滑变信号产生电路，其特征在于，所述脉冲周期计数器是32位计数器，包括触发器74273、运算器74181和超前进位产生器74182。
4.按权利要求1所述的基于FPGA的脉冲滑变信号产生电路，其特征在于，所述脉冲宽度计数器是32位减法计数器，包括触发器74273和计数器74169。
5.按权利要求1所述的基于FPGA的脉冲滑变信号产生电路，其特征在于，脉冲序列发生器是采用VHDL语言设计的模10以内任意值计数器。
6.按权利要求1至5任一项所述的基于FPGA的脉冲滑变信号产生电路,其特征在于，所述外部参考时钟为IOOMHz参考时钟。
全文摘要
本发明提出一种基于FPGA的脉冲滑变信号产生电路，解决了现有的脉冲电路受模拟电路元器件的限制，无法输出高精度、高频率的脉冲信号的问题。一种基于FPGA的脉冲滑变信号产生电路，包括对参数进行设定的脉冲序列表RAM，脉冲周期计数器，脉冲宽度计数器和脉冲序列发生器。本发明的基于FPGA的脉冲滑变信号产生电路，信号的各种参数可以灵活设置；FPGA内部电路尺寸很小，互连线短，分布电容小，驱动电路所需的功耗就大大降低，而且FPGA芯片内部受外界的干扰很小，可以采用较小的工作电压以降低功耗；核心电路部分都集成在FPGA内部，将大大提高产品的保密程度。
文档编号G05B19/042GK103095254SQ20121059426
公开日2013年5月8日 申请日期2012年12月31日 优先权日2012年12月31日
发明者王娜, 樊晓腾, 李增红, 左永峰, 刘亮, 周俊杰 申请人:中国电子科技集团公司第四十一研究所