本发明涉及一种数据采集装置,尤其是涉及一种用于鱼雷发射组合仪和指挥仪前面板的并行数据高速采集装置及应用。
背景技术:
数据及信号采集是测试系统最基本的功能。数据或信号并行采集,即同时采样所有输入数据及信号。现有的鱼雷发射组合仪和指挥仪前面板的数据采集普遍采用直接采集并存储方式,该方式存在传输准确性差、速度低、抗干扰能力弱等缺陷。此外,这些仪器中分段式互连结构的逻辑电路存在时序不完全预测的缺点。
技术实现要素:
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种抗干扰能力强、数据准确性高、数据传输速度快和具有可预测性等特点的并行数据高速采集装置及应用。
本发明的目的可以通过以下技术方案来实现:
一种并行数据高速采集装置,其特征在于,包括鱼雷发射组合仪、指挥仪前面板、第一滤波模块、第二滤波模块、CPLD芯片和中心加固计算机,所述的第一滤波模块、CPLD芯片、第二滤波模块依次相连,所述的鱼雷发射组合仪、指挥仪前面板分别与第一滤波模块相连,所述的中心加固计算机与第二滤波模块相连。
所述的鱼雷发射组合仪和指挥仪前面板上均包括开关量输出电路和指示灯。
所述的中心加固计算机与第二滤波模块通过并口电缆线相连,所述的鱼雷发射组合仪、指挥仪前面板分别通过并口电缆线与第一滤波模块相连。
一种并行数据高速采集装置的应用,其特征在于,包括以下步骤:
1)鱼雷发射组合仪或指挥仪面板通过开关量向中心加固计算机发送处理信号;
2)中心加固计算机处理信号,将处理结果发送给鱼雷发射组合仪或指挥仪面 板,点亮面板上的指示灯;
所述的步骤1)包括以下步骤:
11)鱼雷发射组合仪或指挥仪面板上的开关拨到某个档位;
12)开关量通过并口线电缆,发送给第一滤波模块;
13)第一滤波模块首先对信号进行滤波;
14)CPLD芯片对信号按照加固计算机并口通信协议进行转换,并发送给第二滤波模块;
15)第二滤波模块进行滤波后发送给中心加固计算机,中心加固计算机对转换后的信号进行处理。
所述的步骤2)包括以下步骤:
21)中心加固计算机发出点亮鱼雷发射组合仪或指挥仪面板上的指示灯的指令;
22)中心加固指令的电平信号通过并口线电缆,发送给第二滤波模块;
23)第二滤波模块首先对信号进行滤波,将滤波后信号发送给CPLD芯片;
24)CPLD芯片对信号按照通信协议进行转换,并发送给第一滤波模块;
25)第一滤波模块对信号滤波,滤波后电平信号将鱼雷发射组合仪或指挥仪面板上的指示灯点亮。
与现有技术相比,本发明具有以下优点:
1、数据准确性高、抗干扰能力强,在信号传入和传出并行数据高速采集装置时,首先对数据信号进行滤波,有效地提高了数据传输的可靠性,
2、数据传输速度快,信号数据通过并行电缆进行传输;
3、逻辑电路具有可预测性,避免了分段式互连结构时序不完全预测的缺点。
附图说明
图1为本发明的结构示意图;
图2为本发明鱼雷发射组合仪或指挥仪面板发送信号给中心加固计算机的工作流程图;
图3为本发明中心加固计算机控制鱼雷发射组合仪或指挥仪面板的工作流程图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
实施例
如图1所示,一种并行数据高速采集装置,包括鱼雷发射组合仪1、指挥仪前面板2、第一滤波模块31、第二滤波模块33、CPLD芯片32和中心加固计算机4,所述的第一滤波模块31、CPLD芯片32、第二滤波模块33依次相连组成并行数据高速采集装置,所述的鱼雷发射组合仪1、指挥仪前面板2分别与第一滤波模块31通过并行电缆相连,所述的中心加固计算机4与第二滤波模块33通过并行电缆相连。
所述的鱼雷发射组合仪1和指挥仪前面板2上包括开关量和指示灯。
并行数据高速采集装置的应用,包括以下步骤:
1)鱼雷发射组合仪或指挥仪面板通过开关量向中心加固计算机发送处理信号;
2)中心加固计算机处理信号,将处理结果发送给鱼雷发射组合仪或指挥仪面板,点亮面板上的指示灯;
如图2所示,所述的步骤1)包括以下步骤:
11)鱼雷发射组合仪或指挥仪面板上的开关拨到某个档位;
12)开关量通过并口线电缆,发送给第一滤波模块;
13)第一滤波模块首先对信号进行滤波;
14)CPLD芯片对信号按照加固计算机并口通信协议进行转换,并发送给第二滤波模块;
15)第二滤波模块进行滤波后发送给中心加固计算机,中心加固计算机对转换后的信号进行处理。
如图3所示,所述的步骤2)包括以下步骤:
21)中心加固计算机发出点亮鱼雷发射组合仪或指挥仪面板上的指示灯的指令;
22)中心加固指令的电平信号通过并口线电缆,发送给第二滤波模块;
23)第二滤波模块首先对信号进行滤波,将滤波后信号发送给CPLD芯片;
24)CPLD芯片对信号按照通信协议进行转换,并发送给第一滤波模块;
25)第一滤波模块对信号滤波,滤波后电平信号将鱼雷发射组合仪或指挥仪面板上的指示灯点亮。
本装置主要通过对CPLD芯片进行编程,完成数据采集工作。CPLD芯片主要是由可编程逻辑宏单元围绕中心的可编程互连矩阵单元组成。CPLD内部采用固定长度的金属线进行各逻辑块的互连,所以设计的逻辑电路具有可预测性,避免了分段式互连结构时序不完全预测的缺点。