LDO上下电次序控制电路及供电装置的制作方法

本发明涉及集成电路领域，尤其涉及一种ldo上下电次序控制电路及供电装置。

背景技术：

在电源的应用中，通常需要使用到多个低压差线性稳压器(lowdropoutregulator,ldo)，产生不同的电压。对于一般的线性电源，大多数已经使用ldo电路，外围配置简单的电路，目前大多数ldo电路的典型电路均是使能端en引脚直接和ldo的输入端vin引脚相连，这种方式的缺点是，当多路ldo并联时，多路ldo会同时上电，造成前级电源较大的上电冲击。且在一些应用环境中，对不同大小的ldo输出电压的上下电顺序有先后要求。

现有技术也公开了能够控制上电顺序的技术方案，例如可以参考申请号为cn201210489090、发明名称为“一种并联ldo延时上电电路”的中国专利文献。图1是现有技术一种并联ldo延时上电电路的结构示意图，并联ldo延时上电电路采用电阻和电容在不同的ldo电路外围配置不同的rc结构，达到使能端en输入信号的不同延迟；rc乘积小的，时间常数小，使能端en会快速达到高电平，所对应的ldo电路会先上电。例如电阻r1和电容c1的乘积结果小于电阻r2和电容c2的乘积结果时，即r1×c1<r2×c2时，则图1所示并联ldo延时上电电路在上电过程中，输出电压vout2先于输出电压vout3输出；相应地，在下电过程中，输出电压vout2同样先于输出电压vout3下电。

但是，在某些应用中，例如在存储(memory)控制应用中，逻辑(logic)控制电压要求先上电，读写电压后上电，保证逻辑控制信号稳定之后，读写电压再上电，避免误写操作。下电过程中，要求读写电压先下电，逻辑控制电压再下电，而现有技术的上述并联ldo延时上电电路只能控制ldo的上电次序，无法控制ldo的下电次序，应用范围受限。

技术实现要素：

本发明解决的技术问题是如何精确的控制ldo电路的上下电次序，扩大供电装置的应用范围。

为解决上述技术问题，本发明实施例提供一种上下电次序控制电路，所述上下电次序控制电路用于供电装置，所述供电装置包括前级电源和后级电源，所述后级电源包括多路ldo电路，每路所述ldo电路的输入端耦接所述前级电源的输出端；所述ldo上下电次序控制电路包括多路延迟电路，每路所述延迟电路的输入端连接所述前级电源的输出端，其输出端耦接对应的ldo电路的使能端；所述ldo上下电次序控制电路还包括：

电压检测电路，其输入端耦接所述前级电源的输出端，适于对所述前级电源的输出电压进行检测；选择电路，耦接所述电压检测电路以及所述延迟电路，适于根据所述电压检测电路的检测结果，调整各路所述延迟电路的延迟时间。

可选的，当所述电压检测电路的检测结果表明所述前级电源下电时，所述选择电路调节至少一路所述延迟电路的延迟时间，以使所述延迟时间为第一延迟时间，所述第一延迟时间不同于所述前级电源上电时所述延迟电路的第二延迟时间。

可选的，所述延迟电路包括：电阻和电容；所述电阻的输入端连接所述前级电源的输出端，其输出端耦接对应所述ldo电路的使能端；所述电容一端耦接所述电阻的输出端，另一端接地。

可选的，所述选择电路为mos管；所述mos管的栅极耦接所述电压检测电路的输出端，所述mos管的输入端耦接所述电阻的输出端，所述mos管的输出端接地。

可选的，所述电压检测电路的检测结果表明所述前级电源的输出电压未达到所述mos管的导通电压时，所述mos管关断，所述前级电源的输出电压经由所述延迟电路输出至对应的ldo电路的使能端，经过所述延迟时间后，对应的ldo电路的使能端电压被拉高，所述ldo电路上电；所述电压检测电路的检测结果表明所述前级电源的输出电压达到所述mos管的所述导通电压时，所述mos管导通，所述电阻经由所述mos管接地，经过所述第一 延迟时间后，对应的ldo电路的使能端电压被拉低，所述ldo电路下电。

可选的，所述第一延迟时间和所述第二延迟时间根据所述电压检测电路的检测结果以及所述电阻和所述电容的参数联合控制。

可选的，所述电阻的值和所述电容的值的乘积越小，所述第二延迟时间越小。

可选的，所述电压检测电路将所述前级电源的输出电压划分为电压值不同的等级电压，并作为所述电压检测电路的检测结果。

可选的，所述选择电路按照所述等级电压调整各路所述延迟电路的所述第一延迟时间。

可选的，所述多路延迟电路各自的第一延迟时间相同或不同。

为解决上述技术问题，本发明实施例还公开了一种供电装置，所述供电装置包括前级电源和后级电源，所述后级电源包括多路ldo电路，每路所述ldo电路的输入端耦接所述前级电源的输出端，所述供电装置还包括所述ldo上下电次序控制电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例的ldo上下电次序控制电路用于供电装置，供电装置包括前级电源和后级电源，所述后级电源包括多路ldo电路，每路所述ldo电路的输入端耦接所述前级电源的输出端；所述ldo上下电次序控制电路包括多路延迟电路，每路所述延迟电路的输入端连接所述前级电源的输出端，其输出端耦接对应的ldo电路的使能端；上下电次序控制电路包括：电压检测电路和选择电路，电压检测电路的输入端耦接所述前级电源的输出端，适于对所述前级电源的输出电压进行检测；选择电路耦接所述电压检测电路以及所述延迟电路，适于根据所述电压检测电路的检测结果，调整各路所述延迟电路的延迟时间。电压检测电路和选择电路通过对前级电源输出电压的检测，从而可以根据输出电压的大小控制ldo电路的延迟时间，达到不同输出电压控制不同ldo电路的延迟时间，实现了ldo电路上下电次序的控制，扩大了供电装置的应用范围。

进一步，本发明实施例的ldo上下电次序控制电路，当所述电压检测电路的检测结果表明所述前级电源下电时，所述选择电路调节至少一路所述延迟电路的延迟时间，以使所述延迟时间为第一延迟时间，所述第一延迟时间不同于所述前级电源上电时所述延迟电路的第二延迟时间。通过调整延迟电路在下电时的第一延迟时间，实现了ldo上下电次序的控制，扩大了供电装置的应用范围。

附图说明

图1是现有技术一种并联ldo延时上电电路的结构示意图；

图2是本发明实施例一种ldo上下电次序控制电路的结构示意图；

图3是本发明实施例另一种ldo上下电次序控制电路的结构示意图；

图4是本发明实施例的一种ldo上下电次序控制电路与现有技术的信号对比图；

图5是本发明实施例又一种ldo上下电次序控制电路的结构示意图。

具体实施方式

如背景技术中所述，在某些应用中，例如在存储(memory)控制应用中，逻辑(logic)控制电压要求先上电，读写电压后上电，保证逻辑控制信号稳定之后，读写电压再上电，避免误写操作。下电过程中，要求读写电压先下电，逻辑控制电压再下电，而现有技术的上述并联ldo延时上电电路只能控制ldo的上电次序，无法控制ldo的下电次序，应用范围受限。

本发明实施例的ldo上下电次序控制电路通过对前级电源输出电压的检测，从而可以根据检测结果的大小控制ldo电路的延迟时间，达到不同检测结果控制不同ldo电路的延迟时间，实现了ldo电路上下电次序的控制，可以满足不同应用情景对ldo电路上下电的时序要求，扩大了供电装置的应用范围。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例一种ldo上下电次序控制电路的结构示意图。下面 参照图2对所述ldo上下电次序控制电路做详细的说明。

本发明实施例的ldo上下电次序控制电路用于供电装置，所述供电装置包括前级电源201和后级电源(未标示)，所述后级电源包括ldo电路206和ldo电路207，ldo电路206和ldo电路207的输入端耦接所述前级电源201的输出端；基于输入信号vin，前级电源201产生输出电压vout1，ldo电路206和ldo电路207的输出端分别产生输出电压vout2和输出电压vout3，输出电压vout2和输出电压vout3可提供给外部设备，用于为外部设备提供电源电压。

本发明实施例的ldo上下电次序控制电路包括第一延迟电路204和第二延迟电路205，第一延迟电路204和第二延迟电路205的输入端连接所述前级电源201的输出端，第一延迟电路204和第二延迟电路205的输出端分别耦接ldo电路206和ldo电路207的使能端，用于控制ldo电路206和ldo电路207的上电和下电。例如，在ldo电路206和ldo电路207的使能端为高电平时，ldo电路206和ldo电路207上电；在ldo电路206和ldo电路207的使能端为低电平时，ldo电路206和ldo电路207下电。

本实施例中，所述ldo上下电次序控制电路还包括：电压检测电路202和选择电路203。

其中，电压检测电路202的输入端耦接所述前级电源201的输出端，适于对所述前级电源201的输出电压进行检测；选择电路203耦接所述电压检测电路202以及所述第二延迟电路205，适于根据所述电压检测电路202的检测结果，调整第二延迟电路205的延迟时间。

具体实施中，相比于现有技术中，第一延迟电路204在上电和下电时的延迟时间是相同的，第二延迟电路205在上电和下电时的延迟时间是相同的，第一延迟电路204和第二延迟电路205的延迟时间不同。例如，第一延迟电路204的延迟时间小于第二延迟电路205的延迟时间时，ldo电路206在上电时先上电，ldo电路207后上电，则在下电时，ldo电路206先下电，ldo电路207后下电。而本实施例的所述前级电源201上电时，所述第二延迟电路205的延迟时间为第二延迟时间。当所述电压检测电路202的检测结果表 明所述前级电源201下电时，所述选择电路203调节第二延迟电路205的延迟时间，以使所述延迟时间为第一延迟时间，所述第一延迟时间不同于所述第二延迟时间。例如，调节第二延迟电路205的第一延迟时间，使其小于第二延迟时间以及第一延迟电路204的延迟时间，从而可以使ldo电路207晚于ldo电路206上电，ldo电路207早于ldo电路206下电。

需要说明的是，所述延迟电路的数量也可以为3路、4路或者更多，本发明实施例对此不做限制。当所述延迟电路的数量为3路、4路或者更多时，所述选择电路203调节至少一路所述延迟电路的延迟时间，以使所述延迟时间为第一延迟时间，所述第一延迟时间不同于所述前级电源201上电时所述延迟电路的第二延迟时间。或者，选择电路203也可以调节至少一路延迟电路的延迟时间，使得不同的延迟电路具有不同的延迟时间，例如，在电压检测电路的检测结果表明前级电源在下电时，可以调节不同延迟电路的延迟时间，使得不同的ldo电路分别在不同的时刻下电，以满足外部电路的需求。

图3是本发明实施例另一种ldo上下电次序控制电路的结构示意图。下面参照图3对所述ldo上下电次序控制电路做详细的说明。

一并参照图2，所述延迟电路包括：第一延迟电路204、第二延迟电路205、电压检测电路202和选择电路203。

本实施例中，第一延迟电路204包括电阻r1和电容c1；第二延迟电路205包括电阻r2和电容c2。其中，ldo电路206的输入端vin和ldo电路207的输入端vin分别连接所述前级电源201的输出端；所述电阻r1的输入端连接所述前级电源201的输出端，其输出端耦接ldo电路206的使能端，用于控制ldo电路206的上电和下电；所述电容c1一端耦接所述电阻r1的输出端，另一端接地；所述电阻r2的输入端连接所述前级电源201的输出端，其输出端耦接ldo电路207的使能端，用于控制ldo电路207的上电和下电；所述电容c2一端耦接所述电阻r2的输出端，另一端接地。其中，第一延迟电路204和第二延迟电路205可以配置不同的电阻参数和电容参数。由此，通过在不同的延迟时间分别输出电压信号至ldo电路206和ldo电路207的使能端en，实现ldo电路206和ldo电路207的不同上下电次序。

具体地，本实施例中所称ldo电路可以是ldo芯片，包括多个引脚，分别对应输入端vin、输出端、使能端en和接地端gnd。

具体实施中，所述选择电路203为mos管m1；所述mos管m1的栅极耦接所述电压检测电路202的输出端，所述mos管m1的输入端耦接所述电阻r2的输出端，所述mos管m1的输出端接地。由此，可以实现mos管m1关断时，第二延迟电路205正常工作；在mos管m1导通时，电容c2的输入端接地，电容c2与地gnd之间形成放电通路，使得ldo电路207的使能端en的电压快速拉低，ldo电路207快速下电。

可以理解的是，mos管m1可以为pmos管，也可以为nmos管。其中，当mos管m1为pmos管时，输入端为pmos管的源极，输出端为pmos管的漏极；当mos管m1为nmos管时，输入端为nmos管的漏极，输出端为nmos管的源极。

当然，在其他实施例中，选择电路203也不限于mos管，只要能够直接或间接地改变延迟电路的延迟时间即可，例如可以通过调整rc延迟电路中等效的电阻值和电容值来调整延迟时间。

具体实施中，所述第一延迟时间和所述第二延迟时间根据所述电压检测电路202的检测结果以及所述电阻和所述电容的参数联合控制。通过配置所述电阻和所述电容的参数可以调节ldo电路的上电延迟时间，通过电压检测电路202的检测结果可以调整ldo电路的下电延迟时间。其中，所述电阻的值和所述电容的值的乘积越小，所述第二延迟时间越小。

本实施例中，电阻r1和电容c1的延迟参数和电阻r2和电容c2的延迟参数不同，则在前级电源201上电后，ldo电路206和ldo电路207的使能端en开启的时间不同，使输出电压vout2和输出电压vout3的启动时间错开，对于前级电源201而言是减少了容性负载，减少了上电时的冲击电流。

具体实施中，当电阻r1和电容c1的乘积小于电阻r2和电容c2的乘积时，ldo上下电次序控制电路的工作过程如下：上电时，所述电压检测电路202的检测结果表明所述前级电源201的输出电压vout1未达到所述mos管m1的导通电压时，所述mos管m1关断，所述前级电源201的输出电压vout1 经由第一延迟电路204和第二延迟电路205输出至ldo电路206和ldo电路207的使能端en，经过不同延迟时间后，ldo电路206和ldo电路207的使能端en电压被拉高，ldo电路206先上电，ldo电路207后上电；下电时，所述电压检测电路202的检测结果表明所述前级电源201的输出电压vout1达到所述mos管m1的所述导通电压时，所述mos管m1导通，所述电阻r2经由所述mos管m1接地，电容c2与地gnd之间形成放电通路，经过所述第一延迟时间后，ldo电路207的使能端en电压被快速拉低，ldo电路207快速下电，ldo电路206后下电。相比于现有技术中，ldo电路206先上电先下电，ldo电路207后上电后下电，本实施例实现了ldo电路206先上电后下电，ldo电路207后上电先下电，改变了ldo电路206和ldo电路207的上下电次序，从而可以满足不同应用场景对ldo上电次序的需求。

需要说明的是，电阻r1和电容c1的乘积也可以大于电阻r2和电容c2的乘积，此时，mos管m1对ldo电路206的下电延迟时间进行调整，具体实施方式可参照上述相关内容，此处不再赘述。

图4是本发明实施例一种ldo上下电次序控制电路与现有技术的信号对比图。

图4中，本发明实施例的ldo上下电次序控制电路例如可以是图3中的电路，更进一步而言，图3所示ldo上下电次序控制电路在电阻r1和电容c1的乘积小于电阻r2和电容c2的乘积时，ldo上下电次序的试验结果如图4下半部分所示，请参照图4，其中，横轴表示时间。

在现有技术ldo上下电次序的试验结果中，输出电压vout1逐渐增大时，输出电压vout2在时刻t1达到稳定值，输出电压vout3在时刻t2达到稳定值，时刻t1小于时刻t2，也就是说，输出电压vout2先于输出电压vout3达到稳定值。同上，输出电压vout1逐渐减小时，输出电压vout2在时刻t3达到稳定值，输出电压vout3在时刻t4达到稳定值，时刻t3小于时刻t4，输出电压vout2先于输出电压vout3达到稳定值。

本发明实施例的ldo上下电次序的试验结果中，输出电压vout1逐渐增大时，输出电压vout2在时刻t1达到稳定值，输出电压vout3在时刻t2 达到稳定值，时刻t1小于时刻t2，也就是说，输出电压vout2先于输出电压vout3达到稳定值；输出电压vout1逐渐减小时，输出电压vout2在时刻t6达到稳定值，输出电压vout3在时刻t5达到稳定值，时刻t5小于时刻t6，也就是说，输出电压vout3先于输出电压vout2达到稳定值，即输出电压vout2先于输出电压vout3上电，但是输出电压vout3先于输出电压vout2下电。

由此可见，相比于现有技术，本发明实施例通过对前级电源输出电压的检测，从而可以根据输出电压的大小控制ldo电路的延迟时间，达到不同输出电压控制不同ldo电路的延迟时间，实现了ldo电路上下电次序的控制，扩大了供电装置的应用范围。

需要说明的是，由于延迟电路中电容的充放电特性，如图4所示，在上电过程中，对ldo电路的使能端的输出电压是缓慢上升至高电平的，同理，在下电过程中，对ldo电路的使能端的输出电压是缓慢下降至低电平的。其中，上升或下降的速度由电容的大小决定。

图5是本发明实施例又一种ldo上下电次序控制电路的结构示意图，下面参照图5对所述ldo上下电次序控制电路做详细的说明。

一并参照图2和图3，本实施例的ldo上下电次序控制电路包括n路延迟电路，n为大于等于3的正整数。n路延迟电路分别控制对应ldo电路的上下电延迟时间。

本实施例中，所述电压检测电路202将所述前级电源201的输出电压vout1划分为电压值不同的等级电压，并作为所述电压检测电路202的检测结果。所述选择电路203按照所述等级电压调整各路所述延迟电路的所述第一延迟时间。其中，所述多路延迟电路各自的第一延迟时间相同或不同，从而可以实现各路ldo电路的不同上下电次序。

例如，选择电路203为多个pmos管，通过设置多个pmos不同的阈值电压，可以实现在下电时，电压检测电路202输出电压达到某个pmos的阈值电压时，对应的pmos导通，导通的pmos控制与其耦接的ldo电路快速下电，在不同等级电压下，各路ldo电路依次下电，从而实现了不同的 ldo电路上下电次序。

更进一步地，选择电路203可以调整第二延迟电路205至第n延迟电路(未标示)的第一延迟时间。

本发明实施例还公开了一种供电装置，用于提供电源电压。所述供电装置包括前级电源和后级电源，所述后级电源包括多路ldo电路，每路所述ldo电路的输入端耦接所述前级电源的输出端，所述供电装置还包括所述ldo上下电次序控制电路。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。