本发明属于微电子技术领域，尤其涉及一种应用于物联网节点的低电压高精度带隙基准电路。
背景技术：
低压低功耗高精度的带隙基准电路不仅可以使得物联网(IoT)能量获取设备长时间有效的工作，而且也可以降低设备的功耗、面积和成本。传统的带隙基准结构可以获得精确的直流输出基准电压并且温度特性也较好，但是受限于较高的电源电压，在小体积低功耗的设备中很少被采用。
近年来，没有采用双极型晶体管(BJT)的CMOS亚阈值电压基准电路结构可以在很低的电源电压下工作，并且功耗很低，引起了研究者的广泛关注并且发展迅速，但此类基于阈值电压(VTH)的基准电路结构在温度灵敏度以及精度等方面达不到人们预期的要求。
技术实现要素：
本发明的目的在于提供一种应用于物联网节点的低电压高精度带隙基准电路，旨在解决现有的CMOS亚阈值电压基准电路存在温度灵敏度较小，精度不准确的问题。
本发明是这样实现的，一种应用于物联网节点的低电压高精度带隙基准电路，所述应用于物联网节点的低电压高精度带隙基准电路采用产生与温度以及电源电压无关稳定直流输出的带隙基准核心电路；所述带隙基准核心电路采用两级PTAT电路结构；所述PTAT电路采用cascade结构的差分对，获得PTAT电压。
进一步，所述带隙基准核心电路包括：开关电容VBE分压电路、PTAT电压产生电路；
VDD倍压电路的输出端2*VDD与开关电容VBE分压电路的电源电压输入端相连接，偏置电路的第二输出偏置电压Vbias2与开关电容VBE分压电路的偏置输入端Vbias2相连接，第二时钟自举电路的输出端2*CLK1与开关电容VBE分压电路的第一开关电容输入控制端A相连接，第三时钟自举电路的输出端2*CLK2与开关电容VBE分压电路的第二开关电容输入控制端B相连接，第四时钟自举电路的输出端2*CLK3与开关电容VBE分压电路的第三开关电容输入控制端C相连接，第五时钟自举电路的输出端2*CK4与开关电容VBE分压电路的第四开关电容输入控制端D相连接；VDD倍压电路的输出端与PTAT电压产生电路的电源电压输入端相连接；开关电容VBE分压电路的输出端输出第一开关电容VBE分压电压K*VBE，PTAT电压产生电路的输出端输出第一PTAT电压，带隙基准核心电路的输出端输出直流带隙基准电压，基准电压为0.2373V。
进一步，所述开关电容VBE分压电路包括：直流电流源ID、传输门S1、开关控制管S2、开关控制管S3、开关控制管S4、PNP晶体管B1、电容C6、电容C6、电容C8；其中连接关系为：
所述直流电流源ID的正极与第一VDD倍压电压2*VDD相连接；所述传输门S1的第一端、所述PNP晶体管B1的发射极均与所述直流电流源ID的负极相连接；所述传输门S1的两个栅极控制信号分别与第二时钟自举信号A、第五时钟自举信号D相连接；所述传输门S1的第二端、所述开关控制管S2的漏极与所述电容C6的第一端相连接；所述开关控制管S2的源极、所述开关控制管S3的漏极、所述开关控制管S4的漏极均与所述电容C7的第一端相连接；所述开关控制管S2的栅极与第三时钟自举信号B相连接；所述开关控制管S3的栅极与第二时钟自举信号A相连接；所述开关控制管S4的栅极与第四时钟自举信号C相连接，所述开关控制管S4的源极与所述电容C8的第一端相连接；所述PNP晶体管B1的基极与集电极、所述电容C6的第二端、所述电容C7的第二端、所述电容C8的第二端、所述开关控制管S3的源极均与地电压GND相连接。
进一步，所述带隙基准核心电路包括：PMOS管PM440、PMOS管PM39、PMOS管PM31、PMOS管PM32、PMOS管PM33、PMOS管PM34、PMOS管PM35、PMOS管PM36、PMOS管PM37、PMOS管PM38、NMOS管NM31、NMOS管NM32、NMOS管NM33、NMOS管NM34、NMOS管NM35、电容C9；其中连接关系为：
PMOS管PM440的源极、PMOS管PM31的源极、PMOS管PM32的源极均与第一VDD倍压电压2*VDD相连接；PMOS管PM440的栅极与漏极、PMOS管PM31的栅极、PMOS管PM32的栅极均与PMOS管PM39的源极相连接；PMOS管PM39的栅极与漏极、PMOS管PM34的栅极、PMOS管PM33的栅极均与NMOS管NM35的漏极相连接；NMOS管NM35的栅极与第二偏置电压Vbias2相连接；PMOS管PM31的漏极与PMOS管PM34的源极相连接；PMOS管PM35的源极、PMOS管PM36的源极均与PMOS管PM34的漏极相连接；PMOS管PM35的栅极与第一开关电容分压电压K*VBE相连接；NMOS管NM31的栅极与漏极、NMOS管NM32的栅极均与PMOS管PM35的漏极相连接；PMOS管PM36的栅极与漏极、PMOS管PM37的栅极均与NMOS管NM32的漏极相连接；PMOS管PM32的漏极与PMOS管PM33的源极相连接；PMOS管PM37的源极、PMOS管PM38的源极均与PMOS管PM33的漏极相连接；NMOS管NM33的栅极与漏极、NMOS管NM34的栅极均与PMOS管PM37的漏极相连接；PMOS管PM38的栅极与漏极、NMOS管NM34的漏极均与电容C9的第一端相连接；NMOS管NM35的源极、NMOS管NM31源极、NMOS管NM32的源极、NMOS管NM33的源极、电容C9的第二端、NMOS管NM34的源极均与地电压GND相连接；
所述带隙基准核心电路的输出电压为0.2373V。
进一步，所述应用于物联网节点的低电压高精度带隙基准电路还设置有：
偏置电路，用于产生后级电路的偏置电压；
时钟产生电路，与所述偏置电路连接，用于产生时序时钟信号；
倍压电路，与所述时钟产生电路连接，用于将电源电压幅值加倍为所述带隙基准核心电路提供电源电压和对所述时钟电路所产生时钟信号的自举和分频。
进一步，所述偏置电路包括：PMOS管PM113、电阻R1、PMOS管PM111、PMOS管PM112、PMOS管PM114、NMOS管NM113、NMOS管NM111、NMOS管NM112、NMOS管NM114；其中连接关系为：
电源电压VDD为0.5V，PMOS管PM113的源极、电阻R1的第一端、PMOS管PM112的源极、PMOS管PM114的源极均与电源电压VDD相连接；PMOS管PM113的栅极与PMOS管PM114的栅极相连接，PMOS管PM113的漏极与NMOS管NM113的漏极、PMOS管PM111的栅极、PMOS管PM112的栅极相连接；NMOS管NM113的栅极与NMOS管NM111的栅极、NMOS管NM112的栅极相连接，NMOS管NM113的源极、NMOS管NM111的源极、NMOS管NM112的源极、NMOS管NM114的源极均与地相连接；电阻R1的第二端与PMOS管PM111的源极相连接；PMOS管PM111的漏极与NMOS管的漏极相连接；NMOS管NM111的栅极和漏极相连接；PMOS管PM112的漏极与NMOS管NM112的漏极相连接；PMOS管PM114的栅极与漏极相连接，PMOS管PM114的漏极与NMOS管NM114的漏极相连接；NMOS管NM114的栅极与NMOS管NM112的漏极相连接。
进一步，所述时钟产生电路包括：PMOS管PM121、PMOS管PM122、PMOS管PM123、NMOS管NM121、NMOS管NM122、NMOS管NM123；其中电路连接为：
PMOS管PM121的源极、PMOS管PM122的源极、PMOS管PM123的源极均与电源电压VDD相连接；PMOS管PM121的栅极、PMOS管PM122的栅极、PMOS管PM123的栅极均与偏执电路的第一输出偏置电压Vbias1相连接；PMOS管PM121的漏极与NMOS管NM121的漏极相连接；NMOS管NM121的栅极与NMOS管NM123的漏极相连接，NMOS管NM121源极、NMOS管NM122源极、NMOS管NM123源极均与GND相连接；PMOS管PM122的漏极与NMOS管NM122的漏极相连接；NMOS管NM122的栅极与NMOS管NM121的漏极相连接；PMOS管PM123的漏极与NMOS管NM123的漏极相连接；NMOS管NM123的栅极与NMOS管NM122的漏极相连接。
进一步，所述倍压电路包括：VDD倍压电路、时钟分频电路、第一时钟自举电路、第二时钟自举电路、第三时钟自举电路、第四时钟自举电路、第五时钟自举电路；其中电路连接为：
第一时钟自举电路的电源电压为VDD，时钟产生电路的输出端CLK与第一时钟自举电路和时钟分频电路的输入端相连接；第一时钟自举电路的输出端2*CLK与VDD倍压电路的输入端相连接，VDD倍压电路的电源电压为VDD；时钟分频电路的第一输出端CLK1与第二时钟自举电路的输入端相连接；时钟分频电路的第二输出端CLK2与第三时钟自举电路的输入端相连接；时钟分频电路的第三输出端CLK3与第四时钟自举电路的输入端相连接；时钟分频电路的第四输出端CLK4与第五时钟自举电路的输入端相连接；第一时钟自举电路的输出端输出第一时钟自举信号2*CLK，VDD倍压电路的输出端输出第一VDD倍压电压2*VDD，时钟分频电路的输出端输出第一时钟分频信号CLK1、第二时钟分频信号CLK2、第三时钟分频信号CLK3、第四时钟分频信号CLK4，第二时钟自举电路输出端输出第二时钟自举信号2*CLK1，第三时钟自举电路输出端输出第三时钟自举信号2*CLK2，第四时钟自举电路的输出端输出第四时钟自举信号2*CLK3，第五时钟自举电路的输出端输出第五时钟自举信号2*CLK4。
进一步，所述第一时钟自举电路包括：PMOS管PM211、PMOS管PM212、PMOS管PM213、电容C1、NMOS管NM211、NMOS管NM212；电路连接为：
PMOS管PM211的栅极、PMOS管PM213的栅极、NMOS管NM211的栅极、NMOS管NM212的栅极均与第一时序时钟信号CLK相连接；PMOS管PM211的源极和衬底、PMOS管PM212的源极均与电源电压VDD相连接；PMOS管PM211的漏极与NMOS管NM211的漏极相连接；PMOS管PM212的栅极与PMOS管PM213的漏极相连接，PMOS管PM212的源极与衬底、PMOS管PM213的源极与衬底均与电容C1的第一端相连接；电容C1的第二端与NMOS管NM211的漏极相连接；NMOS管NM211的源极与衬底、NMOS管NM212的源极与衬底均与GND相连接；PMOS管PM213的漏极与NMOS管NM212的漏极相连接；
所述第二时钟自举电路包括：PMOS管PM221、PMOS管PM222、PMOS管PM223、电容C21、NMOS管NM221、NMOS管NM222；电路连接为：
PMOS管PM221的栅极、PMOS管PM223的栅极、NMOS管NM221的栅极、NMOS管NM222的栅极均与第一时钟分频信号CLK1相连接；PMOS管PM221的源极和衬底、PMOS管PM222的源极均与电源电压VDD相连接；PMOS管PM221的漏极与NMOS管NM221的漏极相连接；PMOS管PM222的栅极与PMOS管PM223的漏极相连接，PMOS管PM222的源极与衬底、PMOS管PM223的源极与衬底均与电容C21的第一端相连接；电容C21的第二端与NMOS管NM221的漏极相连接；NMOS管NM221的源极与衬底、NMOS管NM222的源极与衬底均与GND相连接；PMOS管PM223的漏极与NMOS管NM222的漏极相连接；
所述第三时钟自举电路包括：PMOS管PM231、PMOS管PM232、PMOS管PM233、电容C1、NMOS管NM231、NMOS管NM232；电路连接为：
PMOS管PM231的栅极、PMOS管PM233的栅极、NMOS管NM231的栅极、NMOS管NM232的栅极均与第二时钟分频信号CLK2相连接；PMOS管PM231的源极和衬底、PMOS管PM232的源极均与电源电压VDD相连接；PMOS管PM231的漏极与NMOS管NM231的漏极相连接；PMOS管PM232的栅极与PMOS管PM233的漏极相连接，PMOS管PM232的源极与衬底、PMOS管PM233的源极与衬底均与电容C31的第一端相连接；电容C31的第二端与NMOS管NM231的漏极相连接；NMOS管NM231的源极与衬底、NMOS管NM232的源极与衬底均与GND相连接；PMOS管PM233的漏极与NMOS管NM232的漏极相连接；
所述第四时钟自举电路包括：PMOS管PM241、PMOS管PM242、PMOS管PM243、电容C41、NMOS管NM241、NMOS管NM242；电路连接为：
PMOS管PM241的栅极、PMOS管PM243的栅极、NMOS管NM241的栅极、NMOS管NM242的栅极均与第三时钟分频信号CLK3相连接；PMOS管PM241的源极和衬底、PMOS管PM242的源极均与电源电压VDD相连接；PMOS管PM241的漏极与NMOS管NM241的漏极相连接；PMOS管PM242的栅极与PMOS管PM243的漏极相连接，PMOS管PM242的源极与衬底、PMOS管PM243的源极与衬底均与电容C41的第一端相连接；电容C41的第二端与NMOS管NM241的漏极相连接；NMOS管NM241的源极与衬底、NMOS管NM242的源极与衬底均与GND相连接；PMOS管PM243的漏极与NMOS管NM242的漏极相连接；
所述第五时钟自举电路包括：PMOS管PM251、PMOS管PM252、PMOS管PM253、电容C51、NMOS管NM251、NMOS管NM252；电路连接为：
PMOS管PM251的栅极、PMOS管PM253的栅极、NMOS管NM251的栅极、NMOS管NM252的栅极均与第四时钟分频信号CLK4相连接；PMOS管PM251的源极和衬底、PMOS管PM252的源极均与电源电压VDD相连接；PMOS管PM251的漏极与NMOS管NM251的漏极相连接；PMOS管PM252的栅极与PMOS管PM253的漏极相连接，PMOS管PM252的源极与衬底、PMOS管PM253的源极与衬底均与电容C51的第一端相连接；电容C51的第二端与NMOS管NM251的漏极相连接；NMOS管NM251的源极与衬底、NMOS管NM252的源极与衬底均与GND相连接；PMOS管PM253的漏极与NMOS管NM252的漏极相连接。
进一步，所述时钟分频电路包括：第一D触发器D1、第二D触发器D2、反相器INV；电路连接为：
所述第一D触发器D1的时钟信号控制端与第一时序时钟信号CLK相连接，所述第一D触发器D1的输入端Vin与所述第一D触发器的反向输出端Q1相连接，所述第一D触发器D1的输出端B/C与所述第二D触发器的时钟控制端相连接，所述第二D触发器的输入端Vin与所述第二D触发器的反向输出端Q2相连接，所述第二D触发器的输出端A与所述反相器INV的输入端相连接；所述第一D触发器的输出端输出时钟信号B/C，所述第二D触发器的输出端输出时钟信号A，所述反相器INV的输出端输出时钟信号D。
本发明提供的应用于物联网节点的低电压高精度带隙基准电路，带隙基准核心电路采用两级PTAT电路结构，使得能保证输出的带隙基准电压具有零温度系数，同时具有较高的输出精度，其输出精度(标准差(δ)除以平均值(μ))为0.76％；两级的PTAT电路用于产生一个与绝对温度成正比的电压，不仅可以在0.5V的低电源电压下工作，并且功耗低至40nW，同时还具有良好的温度特性，在没有修调前其温度系数为58ppm/℃；电路能够在0.5V低电源电压下，实现一个高精度、低功耗的稳定的带隙基准电压。此外，本发明采用开关电容VBE分压电路，将PNP管的基极发射极电压VBE减小为原来的K(K<1)倍，从而使带隙基准的输出电压降低至0.2373V；开关电容电路的采用使得电路结构的整体功耗为40nW；PTAT电路中采用两级串联的结构从而获得了140mV(27℃)PTAT电压；
本发明采用高电源抑制比电流偏置电路，有效的减小了电源电压对偏置电压的影响；低电源电压时钟振荡电路，保证时钟正常产生的同时也降低了整体电路结构的功耗；采用了VDD倍压电路，可以将较小的电源电压倍压为原来的两倍，从而为后续电路提供正常的工作电压，减小了电路结构的整体功耗；采用时钟自举电路将时序时钟信号的幅值加倍，从而能有效的控制开关控制管；时钟分频电路将时钟产生的信号分成不同时序的时钟信号，能有效的控制不同的开关管的导通与关闭，使电路结构正常工作。
附图说明
图1是本发明实施例提供的应用于物联网节点的低电压高精度带隙基准电路结构示意图。
图2是本发明实施例提供的偏置电路和时钟产生电路的一种实现形式的电路图。
图3是本发明实施例提供的时钟自举电路的一种实现形式的电路图和工作过程示意图。
图4是本发明实施例提供的VDD倍压电路的一种实现形式的电路图和工作过程示意图。
图5是本发明实施例提供的时钟分频电路的一种实现形式的电路图。
图6是本发明实施例提供的开关电容VBE分压电路的一种实现形式的电路图和开关控管的工作过程示意图。
图7是本发明实施例提供的带隙基准核心电路的一种实现形式的电路图。
图8是本发明实施例提供的温度对开关电容VBE分压电路中PNP晶体管B1的基极-发射极电压VBE的影响、温度对开关电容VBE分压电路中分压系数K的影响、温度对开关电容VBE分压电路中分压电压K*VBEE的影响以及温度对PTAT电压的影响的仿真波形图。
图9是本发明实施例提供的温度对带隙基准电路的输出基准电压的影响曲线图和蒙特卡洛(Monte Carlo)分析图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明针对传统的带隙基准结构受限于较高的电源电压以及基于阈值电压(VTH)的基准电路结构在温度灵敏度以及精度等方面达不到人们预期的要求的现有技术上做出改进，即本发明提供了一种用于物联网设备能量获取的低电源电压低功耗高精度的带隙基准电路结构，在考虑温度特性和精度的同时，较低的电源电压减小了功耗，延长了设备稳定工作的时间。
下面结合附图对本发明的应用原理作详细的描述。
如图1所示，本发实施例提供的用于物联网设备能量获取的低压低功耗高精度带隙基准电路包括：
偏置电路1，用于产生后级电路的稳定的偏置电压。
与所述偏置电路1连接的时钟产生电路2，用于产生一个时序时钟信号。
与所述时钟产生电路2连接的倍压电路3，所述倍压电路3将电源电压的幅值加倍以及实现时钟信号的自举和分频。
与所述倍压电路3连接的带隙基准核心电路4，所述带隙基准核心电路4用于实现一个与温度以及电源电压无关的高精度的直流输出电压。
本发明提供的实施例中，偏置电路产生两路偏置电压Vbias1和Vbias2，分别给时钟产生电路2和带隙基准核心电路4提供偏置电压；由时钟产生电路2产生的时钟信号CLK由第一时钟自举电路31自举得到2*CLK时钟去控制VDD倍压电路的开关控制管，VDD倍压电路的输出端输出2*VDD电压，从而为后级的带隙基准核心电路4提供电源电压；与此同时，时钟产生电路2产生的CLK信号由时钟分频电路分成四个不同时序的时钟信号，四个分频的时钟信号各自由时钟自举阵列自举，分别控制开关电容VBE分压电路的开关控制管，从而使得整个电路结构可以正常的工作。
所述电源电压VDD为0.5V。
如图2所示，所述偏置电路1包括：PMOS管PM113、电阻R1、PMOS管PM111、PMOS管PM112、PMOS管PM114、NMOS管NM113、NMOS管NM111、NMOS管NM112、NMOS管NM114；其中：
所述PMOS管PM113的源极、所述电阻R1的第一端、所述PMOS管PM112的源极、所述PMOS管PM114的源极均与电源电压VDD相连接；所述PMOS管PM113的栅极与所述PMOS管PM114的栅极相连接，所述PMOS管PM113的漏极与所述NMOS管NM113的漏极、所述PMOS管PM111的栅极、所述PMOS管PM112的栅极相连接；所述NMOS管NM113的栅极与所述NMOS管NM111的栅极、所述NMOS管NM112的栅极相连接，所述NMOS管NM113的源极、所述NMOS管NM111的源极、所述NMOS管NM112的源极、所述NMOS管NM114的源极均与地相连接；所述电阻R1的第二端与所述PMOS管PM111的源极相连接；所述PMOS管PM111的漏极与所述NMOS管的漏极相连接；所述NMOS管NM111的栅极和漏极相连接；所述PMOS管PM112的漏极与所述NMOS管NM112的漏极相连接；所述PMOS管PM114的栅极与漏极相连接，所述PMOS管PM114的漏极与所述NMOS管NM114的漏极相连接；所述NMOS管NM114的栅极与所述NMOS管NM112的漏极相连接。
图2给出了本发明实施例中偏置电路的一种实现方式，由PMOS管PM111、NMOS管NM111以及电阻R1构成的支路1，PMOS管PM112、NMOS管NM112构成的支路2；两条支路的电流由电阻R1上的电压和电阻R1的阻值的大小决定，产生两个偏置电压Vbias1和Vbias2。
如图2所示，所述时钟产生电路2包括：PMOS管PM121、PMOS管PM122、PMOS管PM123、NMOS管NM121、NMOS管NM122、NMOS管NM123；其中，
所述PMOS管PM121的源极、所述PMOS管PM122的源极、所述PMOS管PM123的源极均与电源电压VDD相连接；所述PMOS管PM121的栅极、所述PMOS管PM122的栅极、所述PMOS管PM123的栅极均与所述偏执电路的第一输出偏置电压Vbias1相连接；所述PMOS管PM121的漏极与所述NMOS管NM121的漏极相连接；所述NMOS管NM121的栅极与所述NMOS管NM123的漏极相连接，所述NMOS管NM121源极、所述NMOS管NM122源极、所述NMOS管NM123源极均与GND相连接；所述PMOS管PM122的漏极与所述NMOS管NM122的漏极相连接；所述NMOS管NM122的栅极与所述NMOS管NM121的漏极相连接；所述PMOS管PM123的漏极与所述NMOS管NM123的漏极相连接；所述NMOS管NM123的栅极与所述NMOS管NM122的漏极相连接。
图2是本发明实施例的时钟产生电路的一种实现方式，所述电路由三级环形振荡器构成，可以产生所需的时序时钟信号。
如图3(a)所示，所述第一时钟自举电路31包括：PMOS管PM211、PMOS管PM212、PMOS管PM213、电容C1、NMOS管NM211、NMOS管NM212；其中
所述PMOS管PM211的栅极、所述PMOS管PM213的栅极、所述NMOS管NM211的栅极、所述NMOS管NM212的栅极均与第一时序时钟信号CLK相连接；所述PMOS管PM211的源极和衬底、所述PMOS管PM212的源极均与电源电压VDD相连接；所述PMOS管PM211的漏极与所述NMOS管NM211的漏极相连接；所述PMOS管PM212的栅极与所述PMOS管PM213的漏极相连接，所述PMOS管PM212的源极与衬底、所述PMOS管PM213的源极与衬底均与所述电容C1的第一端相连接；所述电容C1的第二端与所述NMOS管NM211的漏极相连接；所述NMOS管NM211的源极与衬底、所述NMOS管NM212的源极与衬底均与GND相连接；所述PMOS管PM213的漏极与所述NMOS管NM212的漏极相连接。
如图3(b)所示，所述第二时钟自举电路32包括：PMOS管PM221、PMOS管PM222、PMOS管PM223、电容C21、NMOS管NM221、NMOS管NM222；其中：
所述PMOS管PM221的栅极、所述PMOS管PM223的栅极、所述NMOS管NM221的栅极、所述NMOS管NM222的栅极均与第一时钟分频信号CLK1相连接；所述PMOS管PM221的源极和衬底、所述PMOS管PM222的源极均与电源电压VDD相连接；所述PMOS管PM221的漏极与所述NMOS管NM221的漏极相连接；所述PMOS管PM222的栅极与所述PMOS管PM223的漏极相连接，所述PMOS管PM222的源极与衬底、所述PMOS管PM223的源极与衬底均与所述电容C21的第一端相连接；所述电容C21的第二端与所述NMOS管NM221的漏极相连接；所述NMOS管NM221的源极与衬底、所述NMOS管NM222的源极与衬底均与GND相连接；所述PMOS管PM223的漏极与所述NMOS管NM222的漏极相连接。
如图3(c)所示，所述第三时钟自举电路33包括：PMOS管PM231、PMOS管PM232、PMOS管PM233、电容C1、NMOS管NM231、NMOS管NM232；其中：
所述PMOS管PM231的栅极、所述PMOS管PM233的栅极、所述NMOS管NM231的栅极、所述NMOS管NM232的栅极均与第二时钟分频信号CLK2相连接；所述PMOS管PM231的源极和衬底、所述PMOS管PM232的源极均与电源电压VDD相连接；所述PMOS管PM231的漏极与所述NMOS管NM231的漏极相连接；所述PMOS管PM232的栅极与所述PMOS管PM233的漏极相连接，所述PMOS管PM232的源极与衬底、所述PMOS管PM233的源极与衬底均与所述电容C31的第一端相连接；所述电容C31的第二端与所述NMOS管NM231的漏极相连接；所述NMOS管NM231的源极与衬底、所述NMOS管NM232的源极与衬底均与GND相连接；所述PMOS管PM233的漏极与所述NMOS管NM232的漏极相连接。
如图3(d)所示，所述第四时钟自举电路34包括：PMOS管PM241、PMOS管PM242、PMOS管PM243、电容C41、NMOS管NM241、NMOS管NM242；其中：
所述PMOS管PM241的栅极、所述PMOS管PM243的栅极、所述NMOS管NM241的栅极、所述NMOS管NM242的栅极均与第三时钟分频信号CLK3相连接；所述PMOS管PM241的源极和衬底、所述PMOS管PM242的源极均与电源电压VDD相连接；所述PMOS管PM241的漏极与所述NMOS管NM241的漏极相连接；所述PMOS管PM242的栅极与所述PMOS管PM243的漏极相连接，所述PMOS管PM242的源极与衬底、所述PMOS管PM243的源极与衬底均与所述电容C41的第一端相连接；所述电容C41的第二端与所述NMOS管NM241的漏极相连接；所述NMOS管NM241的源极与衬底、所述NMOS管NM242的源极与衬底均与GND相连接；所述PMOS管PM243的漏极与所述NMOS管NM242的漏极相连接。
如图3(e)所示，所述第五时钟自举电路35包括：PMOS管PM251、PMOS管PM252、PMOS管PM253、电容C51、NMOS管NM251、NMOS管NM252；其中：
所述PMOS管PM251的栅极、所述PMOS管PM253的栅极、所述NMOS管NM251的栅极、所述NMOS管NM252的栅极均与第四时钟分频信号CLK4相连接；所述PMOS管PM251的源极和衬底、所述PMOS管PM252的源极均与电源电压VDD相连接；所述PMOS管PM251的漏极与所述NMOS管NM251的漏极相连接；所述PMOS管PM252的栅极与所述PMOS管PM253的漏极相连接，所述PMOS管PM252的源极与衬底、所述PMOS管PM253的源极与衬底均与所述电容C51的第一端相连接；所述电容C51的第二端与所述NMOS管NM251的漏极相连接；所述NMOS管NM251的源极与衬底、所述NMOS管NM252的源极与衬底均与GND相连接；所述PMOS管PM253的漏极与所述NMOS管NM252的漏极相连接。
图3(a)给出了本发明实施例中时钟自举电路的一种实现方式，当输入时钟信号CLK为高电平时，所述NMOS管NM211和所述NMOS管NM212导通，电容C1的第二端被下拉至低电平，同时输出端为电平，PMOS管PM212导通，电容C1的第一端被上拉至VDD；当输入时钟信号CLK为低电平时，所述PMOS管PM211、所述PMOS管PM213导通，此时电容C1的第二端通过PMOS管PM211充电到高电平，则电容C1的第一端的总电荷为两倍的高电平。
图3(f)给出了时钟自举电路的工作过程示意图，当输入时钟信号为低电平时，输出时钟信号为高电平(2*CLK)，且输出时钟信号的幅值是输入时钟信号幅值的两倍；当输入时钟信号为高电平时，输出时钟信号为低电平。
如图4所示，所述VDD倍压电路包括：PMOS管PM24、PMOS管PM25、NMOS管NM23、NMOS管NM23、电容C4、电容C5；其中，
所述PMOS管PM24的栅极、所述PMOS管PM25的栅极、所述NMOS管NM23的栅极、所述NMOS管NM24的栅极均与第一时钟自举信号2*CLK相连接；所述PMOS管PM24的源极与衬底、所述NMOS管NM23的漏极均与电源电压VDD相连接；所述PMOS管PM24的漏极、所述NMOS管NM24的漏极均与电容C4的第二端相连接；所述NMOS管NM23的漏极、所述PMOS管PM25的源极均与所述电容C4的第一端相连接；所述PMOS管PM25的漏极和衬底与所述电容C5的第一端相连接；所述NMOS管NM23的衬底、所述电容C5的第二端、所述NMOS管NM24的衬底均与地电压GND相连接。
图4给出了本发明实施例提供的VDD倍压电路的一种实现方式，当输入时钟信号为高电平时，所述NMOS管NM23和所述NMOS管NM24导通，电容C4的第一端被充电至高电平；当输入时钟信号为低电平时，所述PMOS管PM24和所述PMOS管PM25导通，电容C4的第二端被充电至高电平，此时电容C4的第一端被拉高至两倍的高电平，通过导通的PMOS管PM25连接到输出电容C5上。
图4(b)给出了VDD倍压电路的工作过程示意图，在时钟不断翻转的过程中，实现了电源电压的倍压功能。
如图5所示，所述时钟分频电路包括：第一D触发器D1、第二D触发器D2、反相器INV；其中：
所述第一D触发器D1的时钟信号控制端与第一时序时钟信号CLK相连接，所述第一D触发器D1的输入端Vin与所述第一D触发器的反向输出端Q1相连接，所述第一D触发器D1的输出端B/C与所述第二D触发器的时钟控制端相连接，所述第二D触发器的输入端Vin与所述第二D触发器的反向输出端Q2相连接，所述第二D触发器的输出端A与所述反相器INV的输入端相连接；所述第一D触发器的输出端输出时钟信号B/C，所述第二D触发器的输出端输出时钟信号A，所述反相器INV的输出端输出时钟信号D。
图5给出了本发明实施例中时钟分频电路的一种实现方式，由所述时钟产生电路产生的第一时序时钟信号经过所述第一D触发器D1，得到时钟分频信号B和C，所得到的时钟分频信号B和C经过所述第二D触发器D2得到时钟信号A，时钟分频信号A进过所述反相器得到时钟分频信号D。
如图6所示，所述开关电容VBE分压电路包括：直流电流源ID、传输门S1、开关控制管S2、开关控制管S3、开关控制管S4、PNP晶体管B1、电容C6、电容C6、电容C8；其中：
所述直流电流源ID的正极与第一VDD倍压电压2*VDD相连接；所述传输门S1的第一端、所述PNP晶体管B1的发射极均与所述直流电流源ID的负极相连接；所述传输门S1的两个栅极控制信号分别与第二时钟自举信号A、第五时钟自举信号D相连接；所述传输门S1的第二端、所述开关控制管S2的漏极与所述电容C6的第一端相连接；所述开关控制管S2的源极、所述开关控制管S3的漏极、所述开关控制管S4的漏极均与所述电容C7的第一端相连接；所述开关控制管S2的栅极与第三时钟自举信号B相连接；所述开关控制管S3的栅极与第二时钟自举信号A相连接；所述开关控制管S4的栅极与第四时钟自举信号C相连接，所述开关控制管S4的源极与所述电容C8的第一端相连接；所述PNP晶体管B1的基极与集电极、所述电容C6的第二端、所述电容C7的第二端、所述电容C8的第二端、所述开关控制管S3的源极均与地电压GND相连接。
图6给出了本发明实施例中开关电容VBE分压电路的一种是实现方式，所述直流电流源ID给所述PNP晶体管B1提供偏置电流，所述传输门S1的第一端的电压即为电压所述PNP晶体管B1的基极-发射极电压VBE，当所述时钟信号A为高电平、所述时钟信号B、C、D为低电平时，所述传输门S1和所述开关控制管S3导通，所述开关控制管S2和所述开关控制管S4关闭，此时所述电容C6被充电至电压VBE，而所述电容C7被拉低至低电平；当所述时钟信号A为低电平、所述时钟信号B、C、D为高电平时，所述传输门S1和所述开关控制管S3关闭，所述开关控制管S2和所述开关控制管S4导通，此时所述电容C6的上的电荷在所述电容C6、所述电容C7上以及所述电容C8上重新分配，每个电容上电荷量的多少取决于所述电容C6和所述电容C7的以及所述电容C8电容值的大小，最终所述电容C8上的电压即为K*VBE。
如图7所示，所述带隙基准电压产生电路包括：PMOS管PM440、PMOS管PM39、PMOS管PM31、PMOS管PM32、PMOS管PM33、PMOS管PM34、PMOS管PM35、PMOS管PM36、PMOS管PM37、PMOS管PM38、NMOS管NM31、NMOS管NM32、NMOS管NM33、NMOS管NM34、NMOS管NM35、电容C9；其中：
所述PMOS管PM440的源极、所述PMOS管PM31的源极、所述PMOS管PM32的源极均与第一VDD倍压电压2*VDD相连接；所述PMOS管PM440的栅极与漏极、所述PMOS管PM31的栅极、所述PMOS管PM32的栅极均与所述PMOS管PM39的源极相连接；所述PMOS管PM39的栅极与漏极、所述PMOS管PM34的栅极、所述PMOS管PM33的栅极均与所述NMOS管NM35的漏极相连接；所述NMOS管NM35的栅极与第二偏置电压Vbias2相连接；所述PMOS管PM31的漏极与所述PMOS管PM34的源极相连接；所述PMOS管PM35的源极、所述PMOS管PM36的源极均与所述PMOS管PM34的漏极相连接；所述PMOS管PM35的栅极与第一开关电容分压电压K*VBE相连接；所述NMOS管NM31的栅极与漏极、所述NMOS管NM32的栅极均与所述PMOS管PM35的漏极相连接；所述PMOS管PM36的栅极与漏极、所述PMOS管PM37的栅极均与所述NMOS管NM32的漏极相连接；所述PMOS管PM32的漏极与所述PMOS管PM33的源极相连接；所述PMOS管PM37的源极、所述PMOS管PM38的源极均与所述PMOS管PM33的漏极相连接；所述NMOS管NM33的栅极与漏极、所述NMOS管NM34的栅极均与所述PMOS管PM37的漏极相连接；所述PMOS管PM38的栅极与漏极、所述NMOS管NM34的漏极均与所述电容C9的第一端相连接；所述NMOS管NM35的源极、所述NMOS管NM31源极、所述NMOS管NM32的源极、所述NMOS管NM33的源极、所述电容C9的第二端、所述NMOS管NM34的源极均与地电压GND相连接。
图9给出了本发实施例中带隙基准核心电路的一种实现方式，由所述偏置电路产生的第二偏置电压Vbias2加在所述NMOS管NM35的栅极，以二极管形式连接的所述PMOS管PM440和所述PMOS管PM39与所述NMOS管NM35串联并在各自的漏极得到两个偏置电压；所述开关电容VBE分压电路得到K*VBE电压加在所述PMOS管PM35的栅极，实现负温度系数的电压与正温度系数的电压相叠加，通过合理的调节所述PMOS管PM35(PM37)和所述PMOS管PM36(PM38)的宽长比的比值、所述NMOS管NM31(NM33)和所述NMOS管NM32(NM34)宽长比的比值可以得到零温度系数的基准输出电压。
图8为本发明实施例中温度对开关电容VBE分压电路中PNP晶体管B1的基极-发射极电压VBE的影响、温度对开关电容VBE分压电路中分压系数K的影响、温度对开关电容VBE分压电路中分压电压K*VBE的影响以及温度对PTAT电压的影响的仿真波形图；可以得出在-25C至852C的温度变化范围内，所述PNP晶体管B1的基极-发射极电压的温度系数为-2.3mV/C、所述开关电容VBE电路的分压系数变化了0.0008、所述开关电容VBE电路的分压电压K*VBE的温度系数为-0.42mV/C、所述PTAT电路的温度系数为0.42mV/C。
图9为本发明实施例中温度对带隙基准电路的输出基准电压的影响曲线图和Monte Carlo图；所述带隙基准电路的零温度系数输出电压为0.2375V，温度在-252C至852C的范围内变化时，本发明实施例中基准输出直流电压的温度系数为58ppm/2C；Monte Carlo分析中，仿真次数设定为500次，可以得到带隙基准电路的输出基准电压的平均值(μ)为0.2373V，标准差(δ)为0.0018V，精度(δ/μ)可达到0.76％。可知本发明实施例电路在电源电压VDD为0.5V的情况下具有良好的的温度系数，同时本发明实施例电路也具有较高的基准电压输出精度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。