一种有返校的1PPS信号模件的制作方法

本实用新型属于配电自动化中同步时钟的智能输出板，更具体涉及一种有返校的1PPS信号模件。

背景技术：

1PPS的英文全称1Pulse Per Second，中文解释秒脉冲，不包含秒及秒以上时刻信息，只包含秒以下时刻信息，其上升沿为每秒的开始，精度高达100ns。在电网系统中，由于1PPS授时精度高，使用被动点时，实用性强，因此得到广泛应用。电网系统需要精确的时间，因为电网的运行、事故系统性分析需要根据事件发生的先后顺序进行分析，所以电网中装置每次动作都需要打上时间戳。但是在实际运行环境里，由于传输材料的差异以及传输路径距离不同从而导致各个授时设备的时间不统一，达不到国网标准规范对1PPS要求的1us时间精度。传统的1PPS信号模件只有输出端口，没有接收端口，因此仅仅只能保证模件输出口的时间精度，无法保证到达被授时设备的对时精度。

技术实现要素：

为了解决上述一个或多个技术问题，本实用新型提供一种有返校的1PPS信号模件。

本实用新型的技术方案如下：

一种有返校的1PPS信号模件，包括FPGA芯片和多模光纤头，多模光纤头包括多模光纤发送头和多模光纤接收头，FPGA芯片分别与多模光纤发送头和和多模光纤接收头连接，FPGA芯片与EPT端子连接，

所述FPGA芯片包括相位比较模块、延迟补偿模块、运行状态模块、UART模块以及第一I/O接口、第二I/O接口、第三I/O接口和第四I/O接口，所述多模光纤发送头通过第二I/O接口和相位比较模块连接，所述相位比较模块分别和延迟补偿模块和运行状态模块连接，所述延迟补偿模块通过第一I/O接口和输入1PPS信号的总线连接，所述延迟补偿模块与第四I/O接口连接，所述运行状态模块和UART模块连接，所述UART模块通过第三I/O接口与EPT端子连接。

其有益效果为：信号流经路径为：EPT端子接收到来自同步时钟装置CPU板的基准时间信号后，将基准时间信号传输给FPGA芯片；EPT端子同时接收FPGA芯片的运行状态信息，将此信息传送给同步时钟装置的CPU板。FPGA芯片接收到基准时间信号后，对多模光纤发送头的发送基准时间信号，多模光纤发送头将基准时间信号由TTL电平转换光信号后，并向外发送基准时间信号。基准时间信号通过通讯光纤线到达被授时设备，经过被授时设备放大后放回到模件中的多模光纤接收头，多模光纤接收头将基准信号由光信号转换为TTL电平，并返回到FPGA芯片，FPGA芯片对返校信号进行处理计算，得出路径延迟。

FPGA芯片对返校信号的处理流程为：从被授时装置返回的1PPS信号经过光纤传输，输入到多模光纤接收头，多模光纤接收头将光信号变为TTL电平信号，通过FPGA芯片的第二I/O接口得到“输出返校1PPS”，相位比较模块对“输出返校1PPS”和总线通过第二I/O接口输入的“总线输入1PPS”进行1PPS相位比较，获得返回1PPS信号的“1PPS偏移值”。延迟补偿模块根据“1PPS偏移值”对总线通过第一I/O接口输入的“总线输入1PPS信号”进行输出路径补偿，经过修正补偿后的1PPS信号通过第四I/O接口输出。运行状态模块根据“1PPS偏移值”计算出传输路径延迟以及模件的运行状态，这些信息经过UART模块进行并串转换后，通过第三I/O接口输出，上传给同步时钟装置的CPU模件。

本实用新型对信号具有返校功能，保证到达被授时信号的时间准确度。

在一些实施方式中，还包括电源模块，电源模块分别与FPGA芯片和多模光纤头连接。

其有益效果为：电源负责供电，电源模块的控制芯片为MAX1951，输入电压DC24V，经过DC-DC电路产生DC3.3V和DC5V，DC3.3V为FPGA芯片供电；DC5V为多模光纤头供电。

在一些实施方式中，FPGA芯片、多模光纤头和电源模块均设置在模件本体上，模件本体上开设有安装孔。

其有益效果为：通过安装孔安装用于和机箱连接的安装块。

附图说明

图1是本实用新型一实施方式的一种有返校的1PPS信号模件的结构示意图；

图2是本实用新型一实施方式的一种有返校的1PPS信号模件的FPGA芯片的示意图。

图中数字所表示的相应部件的名称：

1.FPGA芯片、10.运行状态模块、11.相位比较模块、12.延迟补偿模块、13.UART模块、14.第一I/O接口、15.第二I/O接口、16.第三I/O接口、17.第四I/O接口、2.多模光纤头、21.多模光纤发送头、22.多模光纤接收头、3.EPT端子、4.电源模块、5.模件本体、51.安装孔。

具体实施方式

如图1-2所示，本实用新型提供一种有返校的1PPS信号模件，包括FPGA芯片1和多模光纤头2。多模光纤头2包括多模光纤发送头21和多模光纤接收头22。FPGA芯片1分别与多模光纤发送头21和和多模光纤接收头22连接。FPGA芯片1与EPT端子3连接。

FPGA芯片包括相位比较模块、延迟补偿模块、运行状态模块、UART模块以及第一I/O接口、第二I/O接口、第三I/O接口和第四I/O接口。多模光纤发送头通过第二I/O接口和相位比较模块连接。相位比较模块分别和延迟补偿模块和运行状态模块连接。延迟补偿模块通过第一I/O接口和输入1PPS信号的总线连接。延迟补偿模块与第四I/O接口连接。运行状态模块和UART模块连接。UART模块通过第三I/O接口与EPT端子连接。

信号流经路径为：EPT端子3接收到来自同步时钟装置CPU板的基准时间信号后，将基准时间信号传输给FPGA芯片1；EPT端子3同时接收FPGA芯片1的运行状态信息，将此信息传送给同步时钟装置的CPU板。FPGA芯片1接收到基准时间信号后，对多模光纤发送头21的发送基准时间信号，多模光纤发送头21将基准时间信号由TTL电平转换光信号后，并向外发送基准时间信号。基准时间信号通过通讯光纤线到达被授时设备，经过被授时设备放大后放回到模件中的多模光纤接收头22，多模光纤接收头22将基准信号由光信号转换为TTL电平，并返回到FPGA芯片1，FPGA芯片1对返校信号进行处理计算，得出路径延迟。

FPGA芯片对返校信号的处理流程为：从被授时装置返回的1PPS信号经过光纤传输，输入到多模光纤接收头22，多模光纤接收头22将光信号变为TTL电平信号，通过FPGA芯片1的第二I/O接口15得到“输出返校1PPS”，相位比较模块11对“输出返校1PPS”和总线通过第二I/O接口输入的“总线输入1PPS”进行1PPS相位比较，获得返回1PPS信号的“1PPS偏移值”。延迟补偿模块12根据“1PPS偏移值”对总线通过第一I/O接口输入的“总线输入1PPS信号”进行输出路径补偿，经过修正补偿后的1PPS信号通过第四I/O接口17输出。运行状态模块10根据“1PPS偏移值”计算出传输路径延迟以及模件的运行状态，这些信息经过UART模块13进行并串转换后，通过第三I/O接口16输出，上传给同步时钟装置的CPU模件。

在本实施方式中，还包括电源模块4，电源模块4分别与FPGA芯片1和多模光纤头2连接。电源模块负责供电，电源模块的控制芯片为MAX1951，输入电压DC24V，经过DC-DC电路产生DC3.3V和DC5V，DC3.3V为FPGA芯片1供电；DC5V为多模光纤头2供电。FPGA芯片1、多模光纤头2和电源模块4均设置在模件本体5上，模件本体5上开设有安装孔51。通过安装孔51安装用于和机箱连接的安装块。

以上所述的仅是本实用新型一种有返校的1PPS信号模件的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。