基于FPGA应用于水声定位实现可重配置和多输出的实时处理系统及方法与流程

文档序号：17738572发布日期：2019-05-22 03:29阅读：155来源：国知局

本发明涉及水声信号处理领域，尤其涉及水声定位导航实时处理领域，具体是指一种基于fpga应用于水声定位实现可重配置和多输出的实时处理系统及其方法。

背景技术：

实时相关处理技术是水声定位导航中的一种非常常见的技术，具有非常重要的应用价值。在涉及水声实时信号处理的应用中，特别是水声定位导航等应用中，常需要利用不同频段、不同体制的信号实现多通道、多目标的检测，因此，将相关器设计成具有样本自动可重配置性能是十分必要的。此外，考虑到不同场合下检测信号形式及信号长度的多变性会使常见的相关器无法完成计算，因此，研究基于现场可编程逻辑阵列(fieldprogrammablegatearray，fpga)设计具有并行高性能的可扩展的通用型相关器亦是必要的。最后，因水下物理环境较为复杂，存在着多途现象、传输衰减及吸收衰减的情况，为保证较好的检测性能，将包括相关结果、时间增益补偿相关结果和归一化相关结果等多种结果同时输出并完成数据形成，实现协同处理，亦具有重要意义。

目前，现有的常用的用于基于fpga的水声定位导航的实时相关处理方法，样本的信息是确定的，无法通过多接口自动传输、自动配置，缺乏通用性；另外，在处理时难以实现通用性的并行计算，受通道数、目标数变化的影响很大，致使逻辑设计需要频繁修改；最后，在后续处理中，未将相关的多输出形成数据输出，无法形成协同处理机制。因此，无论是从实时相关处理的通用型、实时性或是抗噪性的角度，一般的基于fpga的实时相关处理方法在性能上欠佳。

技术实现要素：

本发明的目的是克服了上述现有技术的缺点，提供了一种满足导航过程的实时性、通用性、抗噪性要求的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统及其方法。

为了实现上述目的，本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统及其方法如下：

该基于fpga应用于水声定位实现可重配置和多输出的实时处理系统，其主要特点是，所述的系统包括：

多接口控制及命令解析模块，用于自动化地完成样本信息的传输及命令解析；

样本管理有限状态机，与所述的多接口控制及命令解析模块相连接，用于计算相关数据，并完成样本的拆分、翻转和写入；

并行相关处理器组，与所述的样本管理有限状态机相连接，用于并行完成针对多个目标的高性能处理工作；

多输出数据形成器，与所述的并行相关处理器组相连接，用于同时实现多输出结果的数据形成，并向外输出标志位信号。

较佳地，所述的多接口控制及命令解析模块包括：

控制器组，用于接收各个接口的命令和样本信息；

多接口命令配置解析器，与所述的控制器组相连接，用于解析处理命令及样本信息，并同时传输给所述的样本管理有限状态机，命令触发后的样本信息经过处理后互相覆盖。

较佳地，所述的多接口控制及命令解析模块将样本信息写入闪存，实现在重启或命令解析操作下自动读取并自动配置。

较佳地，所述的样本管理有限状态机包括：

配置控制有限状态机，与所述的多接口命令配置解析器相连接，用于计算期望相关点数、所需的并行通道数和子相关计算单元填零数；

样本存储ram单元，包括实部ram子单元组和虚部ram子单元组，均与所述的并行相关处理器组相连接，用于将样本信息拆分翻转并分别写入实部ram子单元组及虚部ram子单元组，所述的实部ram子单元组用于存储实部数据，所述的虚部ram子单元组用于存储虚部数据。

较佳地，所述的并行相关处理器组包括：

延迟控制器，与所述的样本存储ram单元相连接，用于对多路信号分别延迟控制；

多路相关计算子单元组，与所述的延迟控制器相连接，用于并行完成数据的实部和虚部计算；

相关信号综合单元，与所述的多路相关计算子单元组相连接，用于对实部和虚部分别累加计算，并对相关子信号进行综合运算。

较佳地，所述的多输出数据形成器包括：

计算输出单元，与所述的并行相关处理器组相连接，用于计算并多输出相关能量结果、时间增益补偿后的相关能量结果、归一化相关系数结果，以及相关时延结果、相关相位结果；

数据形成单元，与所述的计算输出单元相连接，用于将各输出结果存入数据形成存储器，并向外输出标志位信号。

该基于上述系统实现基于fpga的应用于水声定位的可重配置和多输出的实时处理控制方法，其主要特点是，所述的方法包括以下步骤：

(1)所述的多接口控制及命令解析模块完成实时相关处理样本的重配置；

(2)所述的样本管理有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入；

(3)所述的并行相关处理器组并行完成针对多阵元多个目标的高性能相关处理；

(4)所述的多输出数据形成器通过时间增益补偿后的相关能量结果、归一化相关系数结果、相关时延结果和相关相位结果完成多输出数据结果。

较佳地，所述的样本管理有限状态机包括配置控制有限状态机和样本存储ram单元，所述的样本存储ram单元包括实部ram子单元组和虚部ram子单元组，所述的步骤(2)具体包括以下步骤：

(2.1)所述的配置控制有限状态机完成命令解析并获得命令及数据；

(2.2)所述的配置控制有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数；

(2.3)样本存储ram单元将样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组。

较佳地，所述的步骤(3)具体包括以下步骤：

(3.1)所述的延迟控制器完成信号延迟控制；

(3.2)所述的多路相关计算子单元组并行完成数据的实部和虚部计算；

(3.3)所述的相关信号综合单元对相关子信号进行综合运算。

采用了本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统及其方法，使得整个实现过程中在多个阵元、多个目标下，实现高速并行的相关处理，解决实时性、通用性以及抗噪性方面的问题，有效地实现高性能相关。可通过多接口自动传输、自动配置，具有通用性；在处理时实现通用性的并行计算，不受受通道数、目标数变化的影响，将相关的多输出形成数据输出，形成协同处理机制，在实时相关处理的通用型、实时性和抗噪性上具有较为明显的创新改进。

附图说明

图1为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的结构示意图。

图2为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的多接口控制及命令解析模块的结构示意图。

图3为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的样本管理有限状态机的结构示意图。

图4为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的相关计算子单元组中相关计算的结构示意图。

图5为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的相关计算子单元组中的相关计算子单元基本计算的结构示意图。

图6为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的多输出计算及数据形成器的结构示意图。

图7为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的能量-距离衰减曲线示意图。

图8为本发明的基于fpga应用于水声定位实现可重配置和多输出的实时处理系统的时间增益补偿-距离衰减曲线示意图。

图9为本发明的实现基于fpga的应用于水声定位的可重配置和多输出的实时处理控制方法的流程示意图。

具体实施方式

为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。

本发明的该基于fpga应用于水声定位实现可重配置和多输出的实时处理系统，其中，所述的系统包括：

多接口控制及命令解析模块，用于自动化地完成样本信息的传输及命令解析；

样本管理有限状态机，与所述的多接口控制及命令解析模块相连接，用于计算相关数据，并完成样本的拆分、翻转和写入；

并行相关处理器组，与所述的样本管理有限状态机相连接，用于并行完成针对多个目标的高性能处理工作；

多输出数据形成器，与所述的并行相关处理器组相连接，用于同时实现多输出结果的数据形成，并向外输出标志位信号。

作为本发明的优选实施方式，所述的多接口控制及命令解析模块包括：

控制器组，用于接收各个接口的命令和样本信息；

作为本发明的优选实施方式，所述的多接口控制及命令解析模块将样本信息写入闪存，实现在重启或命令解析操作下自动读取并自动配置。

作为本发明的优选实施方式，所述的样本管理有限状态机包括：

配置控制有限状态机，与所述的多接口命令配置解析器相连接，用于计算期望相关点数、所需的并行通道数和子相关计算单元填零数；

作为本发明的优选实施方式，所述的并行相关处理器组包括：

延迟控制器，与所述的样本存储ram单元相连接，用于对多路信号分别延迟控制；

多路相关计算子单元组，与所述的延迟控制器相连接，用于并行完成数据的实部和虚部计算；

相关信号综合单元，与所述的多路相关计算子单元组相连接，用于对实部和虚部分别累加计算，并对相关子信号进行综合运算。

作为本发明的优选实施方式，所述的多输出数据形成器包括：

数据形成单元，与所述的计算输出单元相连接，用于将各输出结果存入数据形成存储器，并向外输出标志位信号。

该基于上述系统实现基于fpga的应用于水声定位的可重配置和多输出的实时处理控制方法，其中包括以下步骤：

(1)所述的多接口控制及命令解析模块完成实时相关处理样本的重配置；

(2)所述的样本管理有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入；

(2.1)所述的配置控制有限状态机完成命令解析并获得命令及数据；

(2.2)所述的配置控制有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数；

(2.3)样本存储ram单元将样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组；

(3)所述的并行相关处理器组并行完成针对多阵元多个目标的高性能相关处理；

(3.1)所述的延迟控制器完成信号延迟控制；

(3.2)所述的多路相关计算子单元组并行完成数据的实部和虚部计算；

(3.3)所述的相关信号综合单元对相关子信号进行综合运算；

(4)所述的多输出数据形成器通过时间增益补偿后的相关能量结果、归一化相关系数结果、相关时延结果和相关相位结果完成多输出数据结果。

本发明的具体实施方式中，本发明公开了一种基于fpga的应用于水声定位的高性能多输出可重配置的实时相关处理方法，所述方法包括：利用多接口控制完成实时相关处理样本的重配置；利用样本管理有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入；利用高度节约资源的并行相关处理器组并行完成针对多阵元多个目标的高性能相关处理；利用时间增益补偿后的相关能量结果、归一化相关系数结果及相关时延-相位结果形成多输出数据结果。本发明同时还公开了一种基于fpga的应用于水声定位的可重配置和多输出的实时相关处理装置。

装置包括：

多接口控制及命令解析单元，用于完成对多接口控制及命令解析单元自动化地完成样本信息的传输及命令解析；

样本管理有限状态机，用于计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入；

高度节约资源的并行相关处理器组，用于并行完成针对多阵元多个目标的高性能相关处理；

多输出数据形成器，用于完成基于时间增益补偿后的相关能量结果、归一化相关系数结果及相关时延-相位结果形成多输出数据结果的计算的同时输出。

多接口控制及命令解析单元，将解析出的命令及样本信息同时直接供后续单元使用，并且在接收样本信息时将数据同时写入flash之中；每次重启或命令解析均可自动从flash读取并实现自动配置。命令解析单元，均可同时进行处理，经由命令触发后各接口处理器样本信息可以经过“或”的处理互相覆盖。

样本管理有限状态机，具体用于计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入，包括：自动根据规则计算期望相关点数、所需的并行通道数和子相关计算单元填零数；自动将样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组；

高度节约资源的并行相关处理器组，用于并行完成针对多阵元多个目标的高性能相关处理，包括：对多路信号分别延迟控制；利用高度节约的资源完成并行相关处理器组的计算，即利用包括1个先出队列(firstinputfirstoutput，fifo)，1个缓存ram，1个样本存储ram，一个乘-累加基本单元，以及相关处理控制器在内的逻辑资源完成实部的计算，利用等同的资源完成虚部的计算；利用流水线结构节约资源，经过多级流水计算后，获得实部、虚部分别累加结果，即相关子信号进行综合运算。

多输出数据形成器，其特征在于，利用时间增益补偿后的相关能量结果、归一化相关系数结果及相关时延-相位结果形成多输出数据结果，包括：将实部平方和虚部平方求和相加，求得相关能量结果；基于球面波衰减或者平面波衰减，以及相应频率的吸收衰减，结合声源级、换能器灵敏度、接收机增益等相关系统参数，计算能量-距离衰减曲线以及时间增益补偿-距离衰减曲线；计算相关能量和信号本征能量，计算归一化相关系数结果；利用时延结果结合采样频率及点数获得；相关相位结果可采用cordic算法获得计算相关时延结果、相关相位结果；利用ram及控制状态机实现多输出结果的数据形成，并向外输出标志位信号。

方法包括：

利用多接口控制完成实时相关处理样本的重配置；

利用样本管理有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入；

利用高度节约资源的并行相关处理器组并行完成针对多阵元多个目标的高性能相关处理；

利用时间增益补偿后的相关能量结果、归一化相关系数结果及相关时延-相位结果形成多输出数据结果同时输出。

利用多接口控制完成实时相关处理样本的重配置，包括：将解析出的命令及样本信息同时直接供后续单元使用，在接收样本信息时将数据同时写入flash之中；每次重启或命令解析均可自动从flash读取并实现自动配置。

利用样本管理有限状态机计算期望相关点数、所需的并行通道数和子相关计算单元填零数，完成样本拆分、翻转及写入，包括：自动根据规则计算期望相关点数、所需的并行通道数和子相关计算单元填零数；自动将样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组；

利用高度节约资源的并行相关处理器组并行完成针对多阵元多个目标的高性能相关处理，包括：对多路信号分别延迟控制；利用高度节约的资源完成并行相关处理器组的计算，即利用包括1个先出队列(firstinputfirstoutput，fifo)，1个缓存随机存取存储器(randomaccessmemory，ram)，1个样本存储ram，一个乘-累加基本单元，以及相关处理控制器在内的逻辑资源完成实部的计算，利用等同的资源完成虚部的计算；利用流水线结构节约资源，经过多级流水计算后，获得实部、虚部分别累加结果，即相关子信号进行综合运算；

利用时间增益补偿后的相关能量结果、归一化相关系数结果及相关时延-相位结果形成多输出数据结果，包括：将实部平方和虚部平方求和相加，求得相关能量结果；基于球面波衰减或者平面波衰减，以及相应频率的吸收衰减，结合声源级、换能器灵敏度、接收机增益等相关系统参数，计算能量-距离衰减曲线以及时间增益补偿-距离衰减曲线；计算相关能量和信号本征能量，计算归一化相关系数结果；利用时延结果结合采样频率及点数获得；相关相位结果可采用坐标旋转数字计算方法(coordinaterotationdigitalcomputer，cordic)算法获得计算相关时延结果、相关相位结果；利用ram及控制状态机实现多输出结果的数据形成，并向外输出标志位信号。

本发明实施例提供一种基于fpga的应用于水声定位的高性能多输出可重配置的实时相关处理方法，包括：

利用多接口控制及命令解析单元自动化地完成样本信息的传输及命令解析：

上述方案中，所述多接口控制器主要包括串口控制器、以太网控制器、数字信号处理器(digitalsignalprocessor，dsp)的同步串行接口(synchronousserialports，sport)控制器、闪存(flashmemory，flash)样本写入及读取控制器以及其他接口控制器；

上述方案中，所述命令解析单元可同时进行，经由命令触发后各接口处理器样本信息可以互相覆盖；

一方面，将解析出的命令及样本信息同时直接供后续单元使用；

另一方面，在接收样本信息时将数据可写入flash之中，每次重启或经命令解析均可自动从中读取并实现自动配置。

由样本管理有限状态机负责管理多接口控制及命令解析单元获得的命令及数据：

上述方案中，所述样本管理有限状态机接收命令后将n个目标的2n组样本信息，包括n组信号实部以及n组样本虚部暂存于样本ram存储单元；

上述方案中，所述样本管理有限状态机再由配置控制有限状态机将n组样本信息自动依次拆分，每组样本信息拆成nc组子样本信息，并进行翻转，再将实部与虚部分别写入实部ram子单元组及虚部ram子单元组。

并行相关处理器组同时完成针对m个阵元(即m路ad信号)、n个目标，即mn路高性能相关处理：

上述方案中，所述单路高性能相关处理包括信号延迟控制器、多路相关计算子单元组以及相关信号综合单元。

结果输出同时包括输出相关能量结果、时间增益补偿后的相关能量结果、归一化相关系数结果，以及相关时延结果、相关相位结果；数据形成器将各输出结果按照格式拼接并存入数据形成存储器，完成后产生标志信号。

本发明实施例提供的一种基于fpga的应用于水声定位的高性能多输出可重配置的实时相关处理方法和装置，先利用多接口控制及命令解析单元获取命令并解析出多组样本信息，一方面，将解析出的命令及样本信息同时直接供后续单元使用；另一方面，在接收样本信息时将数据可写入flash之中，每次重启或经命令解析均可自动从中读取并实现自动配置；样本管理有限状态机负责管理多接口控制及命令解析单元获得的命令及数据，将多路样本信息自动依次拆分，并实部与虚部分别写入实部ram子单元组及虚部ram子单元组；然后并行相关处理器组，同时运行信号延迟控制器、多路相关计算子单元组以及相关信号综合单元，并行完成针对m个阵元(即m路ad信号)、n个目标，即mn路高性能相关处理；最后，将输出相关能量结果、时间增益补偿后的相关能量结果、归一化相关系数结果，以及相关时延结果、相关相位结果作为多输出结果，经由数据形成器将各输出结果按照格式拼接并存入数据形成存储器，完成后产生标志信号。如此，可使得整个实现过程中在多个阵元、多个目标下，实现高速并行的相关处理，解决实时性、通用性以及抗噪性方面的问题，有效地实现高性能相关。

下面结合附图和实施例对本发明作进一步的详细说明，图9为本发明实施例提供的一种基于fpga的应用于水声定位的高性能多输出可重配置的实时相关处理方法的实现流程示意图，如图9所示，本实施例提供一种基于fpga的应用于水声定位的高性能多输出可重配置的实时相关处理方法，所述方法包括：

步骤101，先利用多接口控制及命令解析单元获取命令并解析出多组样本信息；

具体的，本步骤包括：将解析出的命令及样本信息同时直接供后续单元使用；在接收样本信息时将数据可写入flash之中，每次重启或经命令解析均可自动从中读取并实现自动配置。

步骤102，样本管理有限状态机负责管理多接口控制及命令解析单元获得的命令及数据；

具体的，本步骤包括：完成命令解析并获得命令及数据；计算期望相关点数、所需的并行通道数和子相关计算单元填零数；样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组。

步骤a1：完成命令解析并获得命令及数据；

多接口获得的多个命令及数据，将多接口命令以“或”为逻辑关系作处理，并触发数据获取。上电时，即t＝t0时，总以flash自动读取的为初始化命令及数据，即cmdflash进行驱动；后续，即t＞t0时，则基于后续的命令如串口命令cmduart、以太网命令cmdeth、dsp命令cmdsport以及其他命令cmdother进行覆盖。

简单地，系统命令可以综合为：

其中，||表示求或计算。

步骤a2：计算期望相关点数、所需的并行通道数和子相关计算单元填零数；

假设ad最大采样频率为fs，待检测信号脉宽设为td，则期望总相关点数为

ntotal＝fstd……(2)

假设fpga的处理快时钟为fclk，单次最大计算相关点数为

则所需的并行通道数为：

其中，代表向上取整，nch-max依据fpga总资源数的60％除以自相关计算单元中的单次相关计算资源比值决定。

由此，取子相关计算单元的单次计算的有效的相关点数为：

其中，单次计算的实际相关点数为：

nd≤nmax……(6)

子相关计算单元填零数为：

npd＝nmux·nd-ntotal……(7)

步骤a3：样本拆分、翻转并写入实部ram子单元组及虚部ram子单元组；

将多路样本信息自动依次拆分，并将实部与虚部分别写入实部ram子单元组及虚部ram子单元组。

这里，记目标c所对应的整样本实部和虚部分别为r^c(n)和i^c(n)，则各并行计算子单元所需样本分别拆分为和以及和

再将其翻转，记为和以及和

然后将样本补零，记为和以及和

最后，将拆分、翻转和补零后的样本其按顺序自动写入实部及虚部ram单元。

步骤103，实现并行相关处理器组的计算，并行完成针对m个阵元(即m路ad信号)、n个目标，即mn路高性能相关处理。

具体的，本步骤包括：完成信号延迟控制；相关计算子单元组计算；相关子信号进行综合。

步骤b1：完成信号延迟控制；

将信号s(n)分为nmux路，分别进行延迟，并输入给相关子单元组。其中，第一路输入为原始信号s(n)，第一路输出s1(n)＝s(n-nd)；第二路输入为第一路的输出，即s1(n)，第二路输出为s1(n)＝s(n-2nd)；依次递推；最后一路输入为最后一路输出为

步骤b2：完成相关计算子单元组计算；

假设信号能量的标准计算为：