一种APF控制系统的主从控制器通信方法与流程

一种apf控制系统的主从控制器通信方法
技术领域
1.本发明涉及通信技术领域，具体涉及一种apf控制系统的主从控制器通信方法。


背景技术：

2.有源电力滤波器（apf）是一种用于动态抑制谐波、补偿无功的新型电力电子装置，主电路为igbt功率变换器，采用基于瞬时无功功率理论的检测技术，自动跟踪电网谐波变化，需要具有高度可控性与快速响应性，然而，现有的apf多采用单处理器，运行效率低，可靠性差，抗干扰能力差。
3.随着我国电网电力系统的改造和升级，apf控制系统对数据传输的质量有更高的要求，如何保证多个控制器之间通信的实时、高效、准确成为需解决的技术问题。


技术实现要素：

4.为了解决以上技术问题，本发明提出一种apf控制系统的主从控制器通信方法，包括以下步骤：将apf控制系统的主控制器和若干从控制器通过信道通讯连接；所述主控制器与所述从控制器之间基于异步串行通信协议通信；所述主控制器向所述从控制器发送的信号包括优先级依次递减的：开关机信号，配置信号，相位同步信号，谐波电流补偿基准信号和电网相位信号。
5.本发明提出了一种在apf控制系统中可实现数据在主控制器及从控制器之间双向、实时、高效传输的实时通信方法，提高信道的利用效率，还能降低数据在传输中漏发的可能。
附图说明
6.图1、一些实施方式的主从控制器拓扑结构；图2、一些实施方式的实现pwm交错并联控制的时序图；图3、一些实施方式的通信信道状态示意图；图4、一些实施方式的通信接收方接口模块图；图5、一些实施方式的通信发送方接口模块图。
具体实施方式
7.下面结合附图进一步解释本发明的技术方案。
8.一些实施方式的主从控制器的拓扑结构如图1，主从控制器之间的通信包括以下步骤实现：将apf控制系统的主控制器和若干从控制器通过信道通讯连接；主控制器与从控制器之间基于异步串行通信协议通信；主控制器向从控制器发送的信号包括优先级依次递减的：开关机信号，配置信号，
相位同步信号，谐波电流补偿基准信号和电网相位信号。
9.需要说明的是，任何从控制器每0.1ms按序采样待发送的数据，然后按序发送至主控制器。
10.术语“主控制器”主要包括起主要作用的指令控制器，相当于控制系统的指挥中枢，其它控制器从属于此主控制器。主控制器发往从控制器的数据是多样的，且数据的到来时间是不可控制的，此外对每一从控制器来说，主控制器只有一个通信信道可以使用。从控制器到主控制器的数据传输机制比较简单，一方面对数据的实时性要求不高，另一方面数据的一致性比较好。主控制器基于fpga实现。
11.apf为一种针对高压大功率电力电子设备的控制系统，其主控制器需要具有强大的并行处理能力和多时钟频率，能完成复杂的时序逻辑设计，实现高速、高频的ad采样和pwm信号输出控制及通道扩展。因此基于fpga实现的主控制器是具有优势的。
[0012] fpga（现场可编程门阵列）包括任何一种制造后可以被用户编程修改的电路半导体集成电路；通常，fpga内部包括可配置逻辑模块clb(configurable logic block)、输出输入模块iob(input output block)和内部连线(interconnect)三个部分，在apf控制系统中通常用于实现主控芯片的功能。
[0013]
从控制器可以通过包括（但不限于）fpga，dsp，cpld等元器件实现，其中，dsp（数字信号处理器），包括任何一种由大规模或超大规模集成电路芯片组成的用来完成数字信号处理任务的处理器，通常，可以通过以下方式实现：通用的单片机（如mcs-51、96系列等）、通用的可编程dsp芯片、专用于实现某特定算法的dsp芯片（fft、数字滤波、卷积、相关等算法）；通常，dsp的内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器。cpld（复杂可编程逻辑器）采用cmos eprom、eeprom、快闪存储器和sram等编程技术，为一种高密度、高速度和低功耗的可编程逻辑器件。
[0014]
一些实施方式，还包括以下步骤：从控制器完成开机和配置后，主控制器向从控制器发送相位同步信号前，先发送申请占用信道指令，若信道处于空闲状态且发送数据缓冲存储模块没有数据时，主控制器向从控制器发送相位同步信号；从控制器完成相位同步后，主控制器向从控制器发送谐波电流补偿基准信号和电网相位信号前，先发送申请占用信道指令，若信道处于空闲状态，主控制器向从控制器发送谐波电流补偿基准信号和电网相位信号；谐波电流补偿基准信号和电网相位信号总是通过同一个数据帧从主控制器发送至从控制器。
[0015]
当多个信号同时申请写入数据缓存模块时，优先级高的信号先写入。
[0016]
需要说明的是，通常，若无相位同步信号，只有在经过足够长的时间后，从控制器的相位才会发生较大的相位误差。所以，即便中间丢失若干个相位同步信号仍然不会影响apf控制系统的正常工作。此外，相位同步信号到来的时间是固定的，且很频繁，是实时性要求最高的信号。
[0017]
相位同步信号可以看作一个计数器当前的“计数值”。从控制器收到该计数值之后，用其来更新自己的计数器的计数值，从而实现相位的同步。该计数值是定时发送的，在主控制器中有一个三角波定时信号，当三角波计数到峰底时，触发一次定时时刻。该三角波和从控制器的频率一致。当经过数个定时时刻之后，主控制器经过计算，确定各个待同步的
从控制器的相位，之后申请占用通信信道，将相位同步信号发送至从控制器。
[0018]
谐波电流补偿基准信号和电网相位信号也是实时性要求比较高的信号，即希望这类信号立刻送达，不允许有丢失。和相位同步信号一样，谐波电流补偿基准信号和电网相位信号到来时间也是固定的，且是最频繁的。在通过fpga实现的主控制器中，将这两个信号拼成32bit，每次一起（由一个数据帧）发送至从控制器。为保证这两个信号不会由于当前通信信道处于忙碌状态而漏发，在申请占用通信信道之前，均会判断信道是否处于空闲，如否，则等待直到信道空闲，再将数据发送至从控制器，数据漏发的概率将会被大大降低。
[0019]
一些实施方式，还包括以下步骤：主控制器向从控制器发送开关机信号或配置信号后，检测谐波电流补偿基准信号和电网相位信号是否已经发送完成，在谐波电流补偿基准信号和电网相位信号已经发送完成后发送申请占用信道指令，若信道处于空闲状态，主控制器向从控制器发送开关机信号或配置信号。
[0020]
需要说明的是，开关机信号和配置信号是随机信号，其到来的时刻是不可预知的，但是这类信号对实时性要求不高。每次开关机或配置信号到来均要申请占用信道，且必须保证信号被发送至从控制器，不能有漏发。为保证信号不会被漏发，需要避开信道繁忙的时候。谐波电流基准信号和电网相位信号是最频繁发送的，所以当开关机信号和配置信号到来之后，首先需要等待当检测到谐波电流基准信号和电网相位信号发送之后，再请求占用通信信道。这样就可以保证开关机信号和配置信号是“插”在信道的空闲档中。
[0021]
通常，接受端和发送端均有fifo的数据缓冲区。待发送的信号均需先写入到fifo中，通信的核心模块时刻检测fifo，当其非空时，则取出数据，依次发送，直至fifo空为止。
[0022]
fifo(first in first out)是一种先进先出的数据缓存器。“申请占用通信信道”包括申请写fifo。写一次fifo至少需要3个全局的时钟。只要fifo不满，通信信道其实是绝大部分处于“空闲”。两类数据同时申请写fifo概率极低，但两类数据若同时申请就需要进行仲裁，设定写fifo的优先级。优先级的设定全面考虑了各种信号的特性。
[0023]
一些实施方式中的每个数据帧都包括起始位，数据有效位，奇偶校验位，停止位，空闲位；其中，数据有效位的高位被置为数据类型标志，低位被置为数据有效值。
[0024]
一些实施方式还包括以下步骤：为所述主控制器和所述从控制器配置发送方接口，所述发送方接口被配置为包括发送数据缓冲存储模块、数据编码模块、数据并串转换模块和数据发送模块；为主控制器和从控制器配置接受方接口，接受方接口被配置为包括数据监测和接受模块、逻辑判断模块、数据解码模块、数据串并检测模块和接受数据缓冲存储模块。
[0025]
一些实施方式涉及的数据帧的传输包括以下步骤：由发送方：发送起始位逻辑0，紧随其后发送数据有效位；在发送奇偶校验位、停止位和空闲位之后，将信道置为逻辑1；由接受方：根据奇偶校验位判定数据有效位是否有效；若有效，根据数据类型标识将数据有效位保存到接受数据缓冲存储模块中；若无效，舍弃本次接受到的数据有效位，同时进入等待状态，并不停地检测信道的逻辑。
[0026]
一些实施方式还包括实现pwm交错并联控制的通信方法，该方法对各信号的时序控制如图2（图中只给出fpga主控制器和两个dsp实现的从控制器的实施例，但本发明的其他实施方式的从控制器并不受此限制），具体包括以下步骤：第一从控制器在其pwm载波信号为谷值时通过一个通用输入输出接口发出pwm同步脉冲信号；所述主控制器和第二从控制器接收到所述pwm同步脉冲信号后，自动将其pwm载波信号更新为峰值；在所述主控制器的一个pwm载波信号的2/3周期至周期结束的时间内，所述主控制器将所述谐波电流补偿基准信号发送至两个所述从控制器；在进入中断服务程序的入口时，所述从控制器接收所述谐波电流补偿基准信号并计算补偿电流数据个数；所述从控制器在所述中断程序开始时，计算所述补偿电流数据个数；若所述补偿电流数据个数正确，两个所述从控制器接收所述主控制器发送的校验和，并将校验和保存至发送数据缓冲存储模块和/或接受数据缓冲存储模块中；若所述校验和正确，两个所述从控制器将所述补偿电流数据存储。
[0027]
pwm (pulse width modulation)脉冲宽度调制，利用微处理器的数字输出来对模拟电路进行控制，其实就是使用数字信号达到一个模拟信号的效果。本实施方式，通过定时器加中断的方式来产生pwm。
[0028]
一些实施方式还包括将信道配置为如图3中的初始化状态下的步骤，具体包括：主控制器向从控制器发送读取版本指令，从控制器接收读取版本指令后向主控制器发送版本号，主控制器读取所有版本号后确认版本是否匹配，若版本匹配正确，主控制器向从控制器发送偏移和增益信号，从控制器接收到偏移和增益信号后向主控制器返回确认接收完成信号；还包括将信道配置为如图3中的待命状态下的步骤，具体包括：主控制器和从控制器每隔10ms发送一次数据，主控制器同时接收两个从控制器的数据，每个从控制器只接收主控制器的数据，主控制器或任一个从控制器在200ms内接收不到数据，向信道发送通信故障信号，主控制器将校准的增益信号发送给从控制器。
[0029]
还包括将信道配置为如图3中的测试状态下的步骤，具体包括：主控制器向从控制器发送测试命令或adc偏移校准命令；从控制器接收adc偏移校准命令后，对偏移信号进行校准，完成后置位偏移校准完成状态；若校准成功，从控制器向主控制器发送偏移校准信号并置位偏移校准通过状态；主控制器接收从控制器的偏移校准信号、偏移校准完成状态信号、偏移校准通过状态信号，并将最终的偏移信号保存至带电可擦可编程只读存储器(eeprom)。
[0030]
通过下面的具体实施方式更详细解释本发明。主从控制器采用高速光纤串行异步通信；即每个从控制器和主控制器之间只有两根物理光纤相连，分别表示数据从主控制器
到从控制器和从控制器到主控制器两个方向数据交流。主从控制器之间没有时钟同步物理接线。
[0031]
传输的信号如表1所示：表1. 主从控制器传输信号详细情况参考通用异步收发器(uart, universal asynchronous receiver/transmitter)的通信协议，主控制器发往从控制器的数据格式定义如表2：表2. 主控制器发往从控制器的通信协议从控制器发往主控制器的通信协议和主控制器发往从控制器的通信协议类似如下：起始位、停止位、奇偶校验位：本通信是异步串行传输协议，所以在每帧数据的前面增加了1位的起始位，在每帧数据的后面增加了1bit的数据停止位，作为一帧数据的开始标志和
结束标志。在每帧数据末端增加了奇偶校验位，保证数据接受的正确性。在每个数据帧之后还加有四个空闲位，也是用作校验以增加数据传输的可靠性。
[0032]
对64位有效数据的具体定义如表3：表3. 64位数据类型主控制器发往从控制器的数据类型具体定义如表4所示：表4. 主控制器发往从控制器的数据类型定义其中最高位的0、1、2、3、4是标志不同的数据，数据具体的定义如表5-7：表5. 电网相位和谐波电流基准表6. 开关机信号注：apf并联台数的编号和识别是主控制器通过光纤口，自动编号和识别。所有硬
核产生和用户通过屏发出的指令信号，均送达各个光纤通信模块。各自模块通过识别bit15~ bit8的值来判断该指令是否通过光纤发往从控制器。因而从控制器实际接受到的数据的bit15~bit8是被“人为”置零的，“一台”表示三相apf的三个同等模块。
[0033]
表7. 配置信号注：(1) 括号中的值是十进制数值的范围(2) 电压环和电流环的系数都是离散域的数值(3) 电流环系数和电压环系数均是扩大100倍后的值，例如，假设电流环的比例系数是1.23，则实际发往从板的数值是123。
[0034]
从控制器发往主控制的数据刷新速率必须不小于10k/s。从控制器发往主控制器的数据定义如表8所示。其中最高位的0、1、2、3、4是标志不同的数据。其中从控制器的运行状态数据，包括当前开/关/待机状态、各个保护状态等。
[0035]
表8. 从控制器发往主控制器的数据定义
数据的详细定义见表9-14。
[0036]
表9. 从控制器运行状态和保护事件标志位表10. 从控制器运行状态表11. 从控制器保护事件标志位定义 表12. 模块温度数据定义
表13. 输出电流和直流侧电压定义表14. 从主控制器的apf模块输出电流波形定义一次数据传输的过程大致如下：接受方不停地检测传输线的逻辑，在一包数据开始传输之前，传输线上处于1状态，在开始传送一个字符信息的时候。发送方先发送起始位逻辑0，紧随其后接受数据类型位和数据有效位，在经过奇偶校验位、停止位和空闲位之后，一帧数据传输结束。数据传输结束后，传输线再次被置为逻辑高。接受方随后根据奇偶校验位判定数据是否有效，若有效，再根据数据类型，将接受到的数据存到相应的寄存器中，等待被读取和使用。若数据无效，则舍弃本次接受到的数据。再之后，接收方进入等待数据的阶段，其不停地检测传输线逻辑，等待下一包数据。当检测到下一个0到来时意味着新的一帧数据的开始。
[0037] 系统中将采用类似于4b/5b的单极性编码方式，从25=32个可能的编码中取出24=16个来表示0～f，使每组编码中1的个数不超过3个，0的个数不少于2个。64位的数字字符将以4位为一块进行4b/5b编码；保证一包数据中任意连续的三位不可能同时为1；在每一包数据发送结束后，要插入空闲位，空闲位的个数至少要3位1，从而保证主从控制器之间的通信稳定可靠，另外从控制器也能够准确区分一包数据的起始位，详细的编码对照见表15：表15. 高速异步串行通信中的编码
数据发送方将以10m/s的速度将一包数据串行打入到光纤中。数据接受方实时检测光纤，当检测到数据起始位的时候，接受数据，并实时进行相应的检测；校验奇偶位和4b/5b编码，当两者都满足事先的通信约定时，才认为收到的数据是正确的，否则舍弃当前收到的数据，等待下一帧数据。
[0038]
每一帧数据都包括起始位、数据位、奇偶校验位、停止位和空闲位，共：而光纤传输速率是10mbps，故发送一帧数据需要：这意味着发送和接受数据帧的速度最快是114.9k/s。
[0039] 另一方面，一个数据从主板发送到从板接受完毕或者从从板开始发送到主板接受完毕的延时为1/(57.45k) s。通信之间的延时主要耗费在数据的并串和串并转换。
[0040]
为减小数据的延时有以下几个措施：提高光纤的通信速率。目前光纤的传输速率是10mbps，后续可以将光纤提高到50mbps或者100mbps，甚至更高。
[0041]
减小有效数据的宽度。目前传输一帧数据中，有效的数据是64bit，为减小传输延时，可以将有效数据减小到32bit。
[0042]
接收方的接口主要有图4中所示的各模块，在通信中，接受方的通信接口模块不停地检测物理线路的逻辑。当检测到起始位后，立即进入接受数据的过程中，接受物理线路的信息，并由逻辑判断模块判定数据是否正确，若数据正确，将把接受到的数据送到解码模
块，最后由数据串并转换模块将数据转成并行，存储在缓冲区中，并通知相关模块来读取数据。若逻辑判断模块判定数据是错误的，将舍弃本次数据接受，接受通信模块重新进入等待起始位的过程中。
[0043]
发送方的接口包括图5所示的各模块，主要由数据缓冲存储模块、数据编码模块、数据并串转换模块和数据发送模块。当从控制器要发送数据时，其首先向缓冲区写入数据；当通信模块的缓冲区有数据后，其立刻进行数据编码，插入起始位、截止位、题头和题尾奇偶校验位等，然后通过并串转换模块，转换成串行数据，在数据发送模块的作用下，以10m/s的速度将串行数据打入到物理逻辑线中。
[0044]
本说明书中描述的主题的实施方式和功能性操作可以在以下中实施：数字电子电路，有形实施的计算机软件或者固件，计算机硬件，包括本说明书中公开的结构及其结构等同体，或者上述中的一者以上的组合。本说明书中描述的主题的实施方式可以被实施为一个或多个计算机程序，即，一个或多个有形非暂时性程序载体上编码的计算机程序指令的一个或多个模块，用以被数据处理设备执行或者控制数据处理设备的操作。作为替代或者附加，指令可以被编码在人工生成的传播信号上，例如，机器生成的电信号、光信号或者电磁信号，上述信号被生成为编码信息以传递到用数据处理设备执行的适当的接收器设备。计算机存储介质可以是机器可读存储装置、机器可读的存储基片、随机或者串行存取存储器装置或者上述装置中的一种或多种的组合。术语“数据处理设备”包含所有种类的用于处理数据的设备、装置以及机器，作为实例，包括可编程处理器、计算机或者多重处理器或者多重计算机。设备可以包括专用逻辑电路，例如，fpga(现场可编程门阵列)或者asic(专用集成电路)。适于存储计算机程序指令和数据的计算机可读介质包括所有形式的非易失存储器、介质和存储器装置，作为实例，包括：半导体存储器装置，例如，eprom、eeprom和闪速存储器装置；磁盘，例如，内置硬盘或者可移动磁盘；磁光盘；cd-rom和dvd-rom盘。处理器和存储器可以补充以或者并入至专用逻辑电路。
[0045]
为了发送与用户的交互，本说明书中描述的主题的实施方式可以被实施在计算机上，该计算机具有：显示装置，用于向用户显示信息；以及键盘和例如鼠标或者追踪球这样的定位装置，用户利用它们可以将输入发送到计算机。
[0046]
虽然本说明书包含很多具体的实施细节，但是这些不应当被解释为对任何发明的范围或者对可以要求保护的内容的范围的限制，而是作为可以使特定发明的特定实施方式具体化的特征的说明。在独立的实施方式的语境中的本说明书中描述的特定特征还可以与单个实施方式组合地实施。相反地，在单个实施方式的语境中描述的各种特征还可以独立地在多个实施方式中实施，或者在任何合适的子组合中实施。此外，虽然以上可以将特征描述为组合作用并且甚至最初这样要求，但是来自要求的组合的一个或多个特征在一些情况下可以从该组合去掉，并且要求的组合可以转向子组合或者子组合的变形。
[0047]
相似地，虽然以特定顺序在附图中描述了操作，但是不应当理解为：为了实现期望的结果，要求这样的操作以示出的特定顺序或者以顺序次序而执行，或者所有图示的操作都被执行。在特定情况下，多任务处理和并行处理可以是有利的。此外，上述实施方式中的各种系统模块和组件的分离不应当理解为在所有实施方式中要求这样的分离，并且应当理解程序组件和系统可以通常被一体化在单个软件产品中或者打包至多个软件产品中。
[0048]
已经描述了主题的特定实施方式。其他实施方式在以下权利要求的范围内。例如，
在权利要求中记载的活动可以以不同的顺序执行并且仍旧实现期望的结果。作为一个实例，为了实现期望的结果，附图中描述的处理不必须要求示出的特定顺序或者顺序次序。在特定实现中，多任务处理和并行处理可以是有优势的。