温度和工艺补偿的电流基准电路的制作方法
【技术领域】
[0001] 本发明总体上涉及电子电路，并且更具体地涉及用于生成基准电流的电路。
【背景技术】
[0002] 参考图1，其图示常规电流基准生成器电路10。电路10包括具有非反相（正）输 入端14和反相（负）输入端16的运算放大器12。非反相输入端14被配置为接收基准电 压。在一个示例性实施方式中，基准电压是带隙电压生成器电路（本领域技术人员已知） 生成的带隙基准电压（VBG)。放大器12从正电压供应节点和负电压供应节点进行供电，在 这种情况下，正电压供应节点和负电压供应节点如电压Vana3V3 (例如3V的模拟电路供应 电压）和接地所指示。放大器包括耦合到晶体管20的栅极的输出节点18。晶体管20是 n-沟道MOSFET器件。晶体管20的源极-漏极路径耦合在正电压供应节点和负电压供应节 点之间。晶体管22具有与晶体管20串联耦合的源极-漏极路径。晶体管22是被配置为 将它的栅极端子连接到它的漏极端子的二极管接法器件（如本领域所已知的，这样的器件 通过镜像电路支持电流复制和缩放）的P-沟道MOSFET器件。晶体管22的源极端子耦合 到正电压供应节点。晶体管20的源极端子通过反馈路径24耦合到放大器12的反相输入 端16。电阻器26耦合在晶体管20的源极端子（放大器12的反相输入端16)和负电压供 应节点之间。运算放大器12通过负反馈路径24运行以驱动晶体管20的操作，使得晶体管 20的源极端子处的电压等于带隙基准电压（VBG)。相应地，通过电阻器26在晶体管20的 源极-漏极路径中生成基准电流Iref( =VBG/R1)。
[0003] 带隙基准电压（VBG)的变动幅度（spread)典型地非常小。然而，电阻器Rl的电 阻取决于工艺角，并且随工艺变化的电阻值的变动幅度可能高于±30%。这可能在基准电 流生成中导致显著的误差。需要具有更佳的温度和工艺补偿的改进的电流基准电路。
【发明内容】
[0004] 在一个实施例中，基准电流路径运载基准电流，其中并联耦合的第一和第二晶体 管与基准电流路径串联耦合。第一和第二晶体管由不同的电压偏置，其中这些偏置电压具 有不同和相反（opposite)的温度系数。例如，第一电压是带隙电压（加阈值）并且第二电 压是PTAT电压（加阈值）。结果，在第一和第二晶体管中流动的电流的温度系数相反并且 基准电流因此具有低的温度系数。
[0005] 在一个实施例中，一种电路，包括：被配置为运载基准电流的基准电流路径；第一 晶体管，耦合到所述基准电流路径并且被配置为运载所述基准电流的第一部分，所述第一 晶体管具有被配置为由第一电压偏置的控制端子；以及第二晶体管，耦合到所述基准电流 路径并且被配置为运载所述基准电流的第二部分，所述第二晶体管具有被配置为由第二电 压偏置的控制端子；其中所述第一晶体管和所述第二晶体管彼此并联耦合；并且其中在所 述第一晶体管中流动的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相 反。
[0006] 在一个实施例中，一种电路，包括：输出晶体管，被配置为运载基准电流；第一晶 体管，与所述输出晶体管串联耦合以运载所述基准电流的第一部分；第二晶体管，与所述输 出晶体管串联耦合以运载所述基准电流的第二部分；其中所述第一晶体管和所述第二晶体 管彼此并联耦合；带隙基准电压生成器电路，被配置为生成带隙基准电压；第一偏置电路， 被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所述第一偏置电压 从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二晶体管的控制端 子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生成器电路中流动 的电流镜像反射的、与绝对温度成比例的（PTAT)电流生成；其中在所述第一晶体管中流动 的电流的温度系数与在所述第二晶体管中流动的电流的温度系数相反。
[0007] 在一个实施例中，一种电路，包括：被配置为运载基准电流的基准电流路径；第一 晶体管，与所述基准电流路径串联耦合以运载所述基准电流；第二晶体管，与所述第一晶体 管串联耦合以运载所述基准电流；带隙基准电压生成器电路，被配置为生成带隙基准电压； 第一偏置电路，被配置为生成用于向所述第一晶体管的控制端子施加的第一偏置电压，所 述第一偏置电压从所述带隙基准电压得出；第二偏置电路，被配置为生成用于向所述第二 晶体管的控制端子施加的第二偏置电压，所述第二偏置电压根据从在所述带隙基准电压生 成器电路中流动的电流镜像反射的、与绝对温度成比例的（PTAT)电流生成。
[0008] 前文已经相当宽泛地概括了本公开的特征。下文将描述本公开的附加特征，这些 特征形成本发明的权利要求的主题。本领域技术人员应当理解，可以容易利用所公开的概 念和具体实施例作为用于修改或者设计其它结构或者工艺的基础，这些结构或者工艺用于 实现本发明的相同目的。本领域技术人员也应当认识到这样的等效构造未脱离如在所附权 利要求中阐述的本发明的精神和范围。
【附图说明】
[0009] 为了更全面理解本公开内容及其优势，现在参照结合附图进行的下文描述，在附 图中：
[0010] 图1是现有技术基准电流生成器电路的电路图；
[0011] 图2是温度和工艺补偿的基准电流生成器电路的实施例的电路图；
[0012] 图3是图2的温度和工艺补偿的基准电流生成器电路的电路图；
[0013] 图4和图5是图示图3的电路的用以生成作为温度和工艺角的函数的基准电流的 操作的图形；
[0014] 图6是温度和工艺补偿的基准电流生成器电路的实施例的电路图；
[0015] 图7和图8是图示图6的电路的用以生成作为温度和工艺角的函数的基准电流的 操作的图形。
[0016] 除非另外指出，否则不同图中的对应标号和符号通常指代对应部分。绘制图以清 楚地图示本公开的实施例的相关方面并且未必按比例进行绘制。为了更清楚地图示某些实 施例，附图标号后可能跟着指示相同结构、材料或工艺步骤的变化的字母。
【具体实施方式】
[0017] 现在参考图2,其图示了温度和工艺补偿的基准电流生成器电路110的实施例的 电路图。电路110包括具有非反相（正）输入端114和反相（负）输入端116的运算放 大器112。非反相输入端114被配置为接收第一基准电压Vl=aVT。在这种情况下，Vt = kT/q是本领域技术人员已知的并且a是电路设计者对于基准电压生成器设定的缩放常数。 放大器112从正电压供应节点和负电压供应节点进行供电，在这种情况下，正电压供应节 点和负电压供应节点如电压Vana3V3 (例如3V的模拟电路供应电压）和接地所指示。放大 器包括耦合到晶体管120的栅极的输出节点118。晶体管120是n-沟道MOSFET器件。晶 体管120的源极-漏极路径耦合在正电压供应节点和负电压供应节点之间。晶体管122具 有与晶体管120串联耦合的它的源极-漏极路径。晶体管122是被配置为将它的栅极端子 连接到它的漏极端子的二极管接法器件（如本领域所已知的，这样的器件通过镜像电路支 持电流复制和缩放）的P-沟道MOSFET器件。晶体管122的源极端子耦合到正电压供应节 点。晶体管120的源极端子通过反馈路径124耦合到放大器112的反相输入端116。电阻 电路126耦合在晶体管120的源极端子（放大器112的反相输入端116)和负电压供应节 点之间。
[0018] 电阻电路126包括彼此并联耦合并且还耦合在晶体管120的源极端子（放大器 112的反相输入端116)和负电压供应节点之间的晶体管128和晶体管130。晶体管128和 130是n-沟道MOSFET器件，其漏极端子连接在一起并且其源极端子连接在一起。晶体管 128的栅极端子被配置为接收第二基准电压V2 =bVT+Vth。再次，Vt =kT/q是本领域技术 人员所已知的，b是电路设计者对于基准电压生成器设定的缩放常数，并且Vth是MOSFET器 件的阈值电压。晶体管130的栅极端子被配置为接收第三基准电