心部分和偏置电压部分。
[0050]优选地，电压缓冲及平移部分可以包括:运算放大器X2、PM0S管MPUPM0S管MP4、NOMS管MN3、电阻Rl和电容C2。
[0051]其中，NOMS管MN3是尾电流NMOS管，PMOS管MPl是实现电压平移的PMOS管，电阻Rl和电容C2实现密勒补偿，可以提高电压缓冲及平移部分的稳定性。
[0052]密勒补偿通过其中的电容将主极点向低频移动，将非主极点向高频移动来实现极点分离。通过添加补偿电阻，将右半平面的零点移向高频，以减小甚至抵消零点对系统稳定性的影响。
[0053]优选地，LDO核心部分可以包括:NM0S管MNO、NMOS管MNl、NMOS管MN2、NMOS管MN4、PMOS 管 MPO、PMOS 管 MP2、PMOS 管 MP3、电阻 R0、电容 CO 和电容 Cl。
[0054]其中，NMOS管MNl和NMOS管MN2是NMOS电流管，PMOS管MPO是电压平移PMOS管，它与PMOS管MPl是高度匹配的，PMOS管MP3是电流PMOS管，NMOS管MN1、NM0S管MN4、PMOS管MP3构成共栅级放大器，PMOS管MP2、NMOS管MN2构成共源级放大器，NMOS管MNO是大尺寸NMOS功率管，电阻RO和电容CO 二者实现密勒补偿，电容Cl是为了加强瞬态特性而加入的电容。
[0055]优选地，偏置电压部分可以包括:偏置电压产生电路Xl
[0056]偏置电压产生电路Xl的连接示意图如图2所示，偏置电压产生电路Xl可以包括:电流产生NMOS管MN5、偏压产生NMOS管MN6、PMOS管MP5、PMOS管MP6、偏压产生PMOS管MP7，其中，PMOS管MP5和PMOS管MP6产生偏置电压VBP，偏压产生PMOS管MP7和偏压产生NMOS管MN6产生偏置电压VN2。
[0057]输入参考电压VREF是来自于带隙基准或者电压缓冲器的参考电压，其电压大小必须与所要得到的LDO电压相等，输入参考电压VREF连接至运算放大器X2的负输入端VN。
[0058]VBN是输入偏置电压，它一般来自于电流偏置电路，VBN的大小决定了整个LDO电路的静态电流。
[0059]电压缓冲及平移部分的工作方式和原理如下:
[0060]由于负反馈的作用，图1中VFB的电压与输入参考电压VREF相等，即:
[0061]V (VFB) = V (VREF)
[0062]图1中VFB是PMOS管MPl的源端，VBC是PMOS管MPl的栅端，PMOS管MPl是二极管接法，可以得到:
[0063]V (VBC) = V (VFB) -VGS (MPl)，VGS (MPl)是 PMOS 管 MPl 的栅源电压。
[0064]由于采用了负反馈环路来实现，必须考虑环路的稳定性问题，电阻R1、电容C2采用密勒补偿来提高环路的相位裕度。
[0065]LDO核心电路的工作方式和原理如下:
[0066]图1中PMOS管MPO和PMOS管MPl是尺寸相同并完全匹配的，通过改变PMOS管MP3、NMOS管丽I这两个电流管的尺寸，可以使得流过PMOS管MPO和PMOS管MPl的电流相等，即
[0067]I (MPO) = I (MPl)
[0068]这样就可以得到:VGS(MPO) = VGS (MPl)
[0069]由于图1中VBC是PMOS管MPO的栅端，且VO是PMOS管MPO的源端，可以得到:
[0070]V (VO) = V (VBC) +VGS (MPO) = V (VFB) = V (VREF)
[0071]由于本发明技术方案没有片外的滤波电容，为了改善LDO电路的瞬态特性，采用NMOS管MNO作为功率管，和PMOS管作为功率管相比，NMOS管导电能力更强，响应速度更快，在负载电流快速变化时，可以更快的稳定输出电压，使输出电压VO上的波动更小。
[0072]其中，负载电流快速变化时的工作原理如下:
[0073]负载电流瞬间增加，输出电压VO电压减小，导致PMOS管MPO的漏端电压减小，NMOS管MN4、PM0S管MP3构成共栅级放大器，则图1中CC处的电压也会减小。PMOS管MP2、NMOS管MN2构成共源级放大器，NMOS管MNO的栅端GC的电压会增加，从而使NMOS管MNO的负载电流增加，输出电压VO回到原来的电压。
[0074]负载电流瞬间减小时的情况与上述情况相反，最终结果也是使得输出VO的电压更加稳定。
[0075]采用NMOS管MNO作为功率管，且PMOS管MPO和NMOS管丽I如图1所示的这种连法，使得输出电阻非常小，并且在不使用片外电容的条件下，可以控制片内滤波电容，使得输出极点不是主极点，这样可以采用如图1中的电阻R0、电容CO作密勒补偿，从而使整个电路稳定。
[0076]电容Cl的目的是进一步增强LDO电路的瞬间特性，VO端产生的电压波动能直接耦合至CC处上，然后改变功率管MNO的栅极电压，从而减小输出电压VO上的波动。
[0077]偏置电压产生电路Xl的工作方式及原理如下:
[0078]输入偏置电压VBN连接至NMOS管丽5管的栅端，从而使得NMOS管丽5管产生电流，可以得到:
[0079]I (MN5) = I (MP5)
[0080]PMOS管MP5、PMOS管MP6为PMOS电流镜，产生偏置电压VBP，并且有:
[0081]I(MP5) = I(MP6)
[0082]NMOS管MN6、PMOS管MP7产生偏置电压VN2，其电压大小为:
[0083]V (VN2) = VGS (MP7) +VGS (MN6)
[0084]为了提高无片外电容的LDO电路的瞬态特性，本发明实施例中的技术方案采用NMOS功率管，和PMOS功率管相比，NMOS功率管的导电能力更强，响应速度更快，增强了 LDO电路的瞬态特性，稳定性补偿更简单。在负载电流快速变化时，可以更快地稳定输出电压，环路增益更高，减小了 LDO电路的输出电压的波动。
[0085]本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
[0086]以上对本发明实施例所提供的一种LDO电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【主权项】
1.一种LDO电路，其特征在于，包括:LD0核心电路； LDO核心电路包括:第一电流NMOS管、第二电流NMOS管、第四电流NMOS管、第零电压平移PMOS管、第二电流PMOS管、第三电流PMOS管、NMOS功率管、第零电阻、第零电容和第一电容； 其中，第零电压平移PMOS管的漏端与第一电流NMOS管的漏端相连，第零电压平移PMOS管的源端与NMOS功率管的源端和第一电容相连，第一电流NMOS管的源端与第二电流NMOS管的源端均与地相连，第二电流NMOS管的漏端与NMOS功率管的栅端相连，第三电流PMOS管的源端与电源电压相连，第三电流PMOS管的漏端与第四电流NMOS管的漏端相连，第二电流PMOS管的源端与NMOS功率管的漏端均与电源电压相连，第二电流PMOS管的漏端与NMOS功率管的栅端和第零电容相连，第二电流PMOS管的栅端与第一电容相连，第零电容和第零电阻串联。
2.根据权利要求1所述的电路，其特征在于，还包括:电压缓冲及平移电路； 电压缓冲及平移电路包括:运算放大器、尾电流NMOS管、第一电压平移PMOS管、第四电流PMOS管、第一电阻和第二电容； 其中，运算放大器的正输入端与第一电压平移PMOS管的源端相连，第一电压平移PMOS管的漏端与尾电流NMOS管的漏端相连，运算放大器的输出端与第一电阻相连，第一电阻和第二电容串联，第四电流PMOS管的栅端与第一电阻相连，第四电流PMOS管的漏端与第二电容相连，第四电流PMOS管的源端与电源电压相连。
3.根据权利要求1所述的电路，其特征在于，还包括:偏置电压电路； 偏置电压电路包括:偏置电压产生电路、电源电压、接地端、输入参考电压和输入偏置电压；其中，偏置电压产生电路包括:电流产生NMOS管、第五电流PMOS管、第六电流PMOS管、偏置电压产生NMOS管、偏置电压产生PMOS管； 其中，输入偏置电压与电流产生匪OS管的栅端相连，电流产生NMOS管的漏端与第五电流PMOS管的漏端相连，电流产生NMOS管的源端与接地端相连，第五电流PMOS管的源端与电源电压相连，第五电流PMOS管的栅端与第六电流PMOS管的栅端相连，第六电流PMOS管的源端与电源电压相连，第六电流PMOS管的漏端与偏置电压产生PMOS管的源端相连，偏置电压产生PMOS管的漏端与偏置电压产生NMOS管的漏端相连，偏置电压产生PMOS管的栅端与偏置电压产生NMOS管的栅端相连，偏置电压产生NMOS管的源端与接地端相连。
4.根据权利要求2所述的电路，其特征在于，流经第零电压平移PMOS管的电流与流经第一电压平移PMOS管的电流相等。
5.根据权利要求2所述的电路，其特征在于，运算放大器的负输入端与来自带隙基准或者电压缓冲器的参考电压相连。
6.根据权利要求5所述的电路，其特征在于，来自带隙基准或者电压缓冲器的参考电压与LDO电路的输出电压相等。
7.根据权利要求1所述的电路，其特征在于，第二电流PMOS管和第二电流NMOS管组成第一级共源放大器。
8.根据权利要求1所述的电路，其特征在于，第一电流NMOS管、第四电流NMOS管和第三电流PMOS管组成共栅放大器。
9.根据权利要求2所述的电路，其特征在于，第四电流PMOS管和第三电流PMOS管组成第二级共源放大器。
【专利摘要】本发明提供了一种LDO电路，以解决目前的LDO电路的瞬态响应速度慢的问题。LDO电路包括LDO核心电路；LDO核心电路包括：NMOS管MN1、MN2、MN4，PMOS管MP0、MP2、MP3，NMOS功率管MN0、电阻R0，电容C0和C1；其中，MP0漏端与MN1漏端相连，MP0源端与MN0源端和C1相连，MN1源端与MN2源端均与地相连，MN2漏端与MN0栅端相连，MP3源端与电源电压相连，MP3漏端与MN4漏端相连，MP2源端与MN0漏端均与电源电压相连，MP2漏端与MN0栅端和C0相连，MP2栅端与C1相连，C0和R0串联。本发明增强了LDO电路的瞬态特性，减小了输出电压的波动。
【IPC分类】G05F1-565
【公开号】CN104820459
【申请号】CN201510119579
【发明人】刘志
【申请人】北京兆易创新科技股份有限公司
【公开日】2015年8月5日
【申请日】2015年3月18日