负电压箝位电路的制作方法
【技术领域】
[0001]本发明涉及模拟集成电路技术领域，具体来说，本发明涉及一种新型负电压箝位电路。
【背景技术】
[0002]集成电路中所有电路都做在同一衬底上，通常为P型衬底。为隔离内部电路，保证PN结反偏，该P型衬底一般接地电位。为防止IC端口因静电积累导致损坏，IC端口需要加ESD电路。利用二极管的正向导通和反向击穿特性将IC端口的正向和负向电压尖峰泄放掉。如果IC端口加入负电压，对地的二极管会导通，P型衬底会流过电流。而内部所有电路均做在P型衬底上，该电流会影响其工作，尤其是高精度模拟电路如基准电压电路等。
[0003]实际应用环境可能会导致IC端口产生负电压。在如图1所示的锂电池保护系统的应用方案中，其中电池包正端PACK+接负载或者充电器。当连接有充电器时，电池包正端PACK+电压为高，对电池充电。当实际中可能发生充电器接反的情况，此时电池包正端PACK+即产生负电压，负电压的大小与充电器电压相关。
[0004]电池包正端PACK+的负电压通过电阻Rpack传到芯片端口 Packin，芯片端口Packin内部ESD电路形成P衬底到芯片端口 Packin的二极管导通，产生衬底电流，引起芯片(IC)内部工作异常，导致整个锂电池保护系统不稳定。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种负电压箝位电路，利用负反馈技术箝制外部负电压，保证芯片不受到前述的负电压影响。
[0006]为解决上述技术问题，本发明提供一种负电压箝位电路，包括NMOS管、外部限流电阻和运算放大器；
[0007]其中，所述运算放大器的正输入端接一基准电压，负输入端接一芯片端口，输出端接所述NMOS管的栅极；
[0008]所述NMOS管的源极接地，漏极接所述芯片端口 ；所述芯片端口向外与所述外部限流电阻连接，所述外部限流电阻再接一外部输入电压。
[0009]可选地，所述基准电压作为所述芯片端口的箝位电压，选取-0.5V到OV之间的电压。
[0010]可选地，所述基准电压系通过在所述运算放大器的输入管加入失调电压实现。
[0011]可选地，所述外部限流电阻系根据所述外部输入电压的最负电压选取，保证所述外部限流电阻流过的最大电流不超过芯片内部的所述NMOS管的最大耐流。
[0012]可选地，所述NMOS管的尺寸系根据驱动能力选取，当所述外部输入电压为负电压时，所述NMOS管能提供所述外部限流电阻上流过的电流，保证负反馈环路工作正常。
[0013]可选地，对于任意可能输入负电压的所述芯片端口，通过选择所述外部限流电阻和/或所述NMOS管的尺寸，将所述芯片端口的电压箝制在合适的值。
[0014]与现有技术相比，本发明具有以下优点:
[0015]本发明利用负反馈环路箝制外部负电压，将芯片端口的负电压箝制在高于-0.5V的电压，从而避免了外部负电压导致芯片端口 ESD电路打开，产生芯片衬底电流，引起内部电路工作失效的情况。本发明可以很好地解决芯片端口在应用中遇到负电压，内部工作异常的问题，保证芯片不受到负电压影响。
【附图说明】
[0016]本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中:
[0017]图1为现有技术中的一种锂电池保护系统的电路结构图；
[0018]图2为本发明一个实施例的负电压箝位电路的结构示意图。
[0019]附图标记说明:
[0020]Pack+:电池包正端 Pack-:电池包负端NSl:放电管
[0021]NS2:充电管DSG:放电管控制端CHG:充电管控制端
[0022]Rpack:电阻Packin:芯片(IC)端口 VDD:电源端
[0023]GND:接地端Vref:基准电压OPl:运算放大器
[0024]M1:NM0S管VIN_IC:芯片端口Rl:外部限流电阻
[0025]VIN:外部输入电压
【具体实施方式】
[0026]下面结合具体实施例和附图对本发明作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本发明，但是本发明显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本发明的保护范围。
[0027]图2为本发明一个实施例的负电压箝位电路的结构示意图。如图2所示，该负电压箝位电路200主要包括NMOS管M1、外部限流电阻Rl以及运算放大器0P1。其中，运算放大器OPl的正输入端接一基准电压Vref，负输入端接一芯片端口 VIN_IC，输出端接NMOS管Ml的栅极。NMOS管Ml的源极接地，漏极接芯片端口 VIN_IC。芯片端口 VIN_IC向外与外部限流电阻Rl连接，外部限流电阻Rl再接一外部输入电压VIN。这样当外部输入电压VIN为负电压时，通过负反馈将芯片端口 VIN_IC的电压箝制在基准电压Vref。而当外部输入电压VIN为正电压时，NMOS管Ml关闭，该电路不起作用，不影响正常工作。
[0028]在本实施例中，基准电压Vref作为芯片端口 VIN_IC的箝位电压，根据实际电路选取，可选取-0.5V到OV之间的电压。其中，基准电压Vref可以通过在运算放大器OPl的输入管人为加入失调电压实现。当外部输入电压VIN为负电压时，芯片端口 VIN_IC检测到该负电压，通过运算放大器OPl与基准电压Vref比较，该负电压低于基准电压Vref，运算放大器OPl的输出高，NMOS管Ml导通，将芯片端口 VIN_IC的电压拉至与基准电压Vref接近的电位。通过该负反馈过程，芯片端口 VIN_IC的引脚电压维持在基准电压Vref，该电压保证不开启ESD缓冲器，不会影响内部电路。外部限流电阻Rl上的电流通过NMOS管Ml开启供给。
[0029]当外部输入电压VIN正常输入为正电压时，芯片端口 VIN_IC也为正电压，该电压通过运算放大器OPl与基准电压Vref比较，输出低电平，将NMOS管Ml关闭，不影响外部输入电压VIN的输入。
[0030]另外，外部限流电阻Rl可以根据外部输入电压VIN的最负电压选取，保证外部限流电阻Rl流过的最大电流不超过芯片内部的NMOS管Ml的最大耐流。NMOS管Ml的尺寸可以根据驱动能力选取，当外部输入电压VIN为负电压时，NMOS管Ml能提供外部限流电阻Rl上流过的电流，保证负反馈环路工作正常。
[0031]对于任意可能输入负电压的芯片端口 VIN_IC，可以通过选择外部限流电阻Rl和/或NMOS管Ml的尺寸，将芯片端口 VIN_IC的电压箝制在合适的值。这样，不会因为负电压打开ESD电路，导致芯片内部工作异常。
[0032]综上所述，本发明利用负反馈环路箝制外部负电压，将芯片端口的负电压箝制在高于-0.5V的电压，从而避免了外部负电压导致芯片端口 ESD电路打开，产生芯片衬底电流，引起内部电路工作失效的情况。本发明可以很好地解决芯片端口在应用中遇到负电压，内部工作异常的问题，保证芯片不受到负电压影响。
[0033]本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围之内。
【主权项】
1.一种负电压箝位电路（200)，包括NMOS管（M1)、外部限流电阻（R1)和运算放大器(OP1)；其中，所述运算放大器（OP1)的正输入端接一基准电压（Vref)，负输入端接一芯片端口（VIN_IC)，输出端接所述NMOS管（Ml)的栅极；所述NMOS管（Ml)的源极接地，漏极接所述芯片端口（VIN_IC);所述芯片端口（VIN_1C)向外与所述外部限流电阻（R1)连接，所述外部限流电阻（R1)再接一外部输入电压(VIN) 02.根据权利要求1所述的负电压箝位电路（200)，其特征在于，所述基准电压（Vref)作为所述芯片端口（VIN_IC)的箝位电压，选取-0. 5V到0V之间的电压。3.根据权利要求2所述的负电压箝位电路（200)，其特征在于，所述基准电压（Vref)系通过在所述运算放大器（OP1)的输入管加入失调电压实现。4.根据权利要求3所述的负电压箝位电路（200)，其特征在于，所述外部限流电阻（R1)系根据所述外部输入电压（VIN)的最负电压选取，保证所述外部限流电阻（R1)流过的最大电流不超过芯片内部的所述NMOS管（Ml)的最大耐流。5.根据权利要求4所述的负电压箝位电路（200)，其特征在于，所述NMOS管（Ml)的尺寸系根据驱动能力选取，当所述外部输入电压（VIN)为负电压时，所述NMOS管（Ml)能提供所述外部限流电阻（R1)上流过的电流，保证负反馈环路工作正常。6.根据权利要求5所述的负电压箝位电路（200)，其特征在于，对于任意可能输入负电压的所述芯片端口（VIN_IC)，通过选择所述外部限流电阻（R1)和/或所述NMOS管（Ml)的尺寸，将所述芯片端口（VIN_IC)的电压箝制在合适的值。
【专利摘要】本发明提供一种负电压箝位电路，包括NMOS管、外部限流电阻和运算放大器；其中，运算放大器的正输入端接一基准电压，负输入端接一芯片端口，输出端接NMOS管的栅极；NMOS管的源极接地，漏极接芯片端口；芯片端口向外与外部限流电阻连接，外部限流电阻再接一外部输入电压。本发明利用负反馈技术箝制外部负电压，保证芯片不受到负电压影响。
【IPC分类】G05F1/56
【公开号】CN105005346
【申请号】CN201510304501
【发明人】罗彦
【申请人】中颖电子股份有限公司
【公开日】2015年10月28日
【申请日】2015年6月4日